DAC的校準技術及實現(xiàn).pdf

1、數(shù)模轉換器(Digital-to-analog Converter, DAC)作為數(shù)字系統(tǒng)與模擬世界不可缺少的接口之一，是現(xiàn)代通信系統(tǒng)和片上系統(tǒng)的重要組成部分。電流舵數(shù)模轉換器（Current-steering DAC）由于工作速度快且能夠直接驅動阻性負載，被廣泛應用于高速高精度系統(tǒng)中，例如任意波形發(fā)生器、通信發(fā)射機和直接數(shù)字頻率合成器等。
　　隨著數(shù)字信號處理(Digital Signal Processing，DSP)技術和互

2、補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）技術的快速發(fā)展，DAC的動態(tài)性能和信號帶寬已經(jīng)成為限制系統(tǒng)性能的因素之一。因此，本論文針對電流舵結構DAC，梳理了影響無雜散動態(tài)范圍(Spurious-free Dynamic Range，SFDR)的諸多因素及機理，總結了前人針對這些限制因素所提出的相關技術，為DAC的設計提供了一個較為全面的參考。此外，本論文針對電流源失配這

3、一限制因素，提出了一種優(yōu)化的數(shù)字后臺校準(Digital Background Calibration)技術。該技術能夠在保證電流源匹配性能的前提下，減小DAC面積，從而減小寄生電容和梯度誤差，提升動態(tài)性能。同時，優(yōu)化的校準結構使校準過程和正常轉換過程可以同時進行，保證了數(shù)據(jù)轉換的連續(xù)性。
　　為驗證所提出的數(shù)字后臺校準技術，本論文基于0.13μm CMOS工藝設計并流片了一款14 bit500 MS/s DAC，芯片有效面積僅為

4、0.69 mm2，整體面積為3.1 mm2，數(shù)字和模擬模塊分別采用1.2 V和3.3 V電壓供電。實測結果顯示，微分非線性（Differential Nonlinearity，DNL）和積分非線性（Integral Nonlinearity，INL）分別為0.4 LSB(Least Significant Bit)和1.2 LSB，靜態(tài)精度達到14 bit。在采樣率500 MS/s時，校準前SFDR在5.4 MHz和224 MHz輸入信