襯底觸發(fā)SCR-LDMOS堆疊結(jié)構(gòu)的高壓ESD特性研究.pdf

1、ESD（Electrostatic Discharge，靜電泄放）是集成電路行業(yè)中最重要的可靠性問題之一，每年將近40％的失效IC芯片是由ESD/EOS（電過載）引起的。隨著半導(dǎo)體工藝的發(fā)展，特別是高壓智能功率技術(shù)的普遍應(yīng)用，使得高壓ESD問題越來越突出。而高壓ESD最突出的問題是維持電壓過低，在上電情況下發(fā)生ESD，容易導(dǎo)致閂鎖效應(yīng)。
　　本文首先介紹了ESD的基本工作原理和幾種常見的ESD器件，討論了CMOS閂鎖效應(yīng)、影響CM

2、OS閂鎖效應(yīng)的參數(shù)以及閂鎖效應(yīng)與ESD的關(guān)系和區(qū)分，分析了高壓ESD的閂鎖效應(yīng)問題，指出了提高維持電壓是解決閂鎖效應(yīng)的有效的方法，并給出了幾種提高維持電壓的方法和案例。
　　其次，提出了一種新型的用于高壓ESD防護(hù)的自觸發(fā) STSCR-LDMOS（Substrate Trigger Semiconductor Control Rectifier-Laterally Diffused Metal Oxide Semiconducto

3、r，襯底觸發(fā)硅控晶閘管-橫向雙擴(kuò)散金屬半導(dǎo)體場效應(yīng)管）堆疊結(jié)構(gòu)，解釋了其工作機(jī)理，并采用多脈沖（TLP Transmission Line Pulse，傳輸線）仿真方法進(jìn)行仿真和分析。分析結(jié)果表明自觸發(fā)STSCR-LDMOS堆疊結(jié)構(gòu)的維持電壓隨著堆疊個數(shù)的增加而成倍的增加，而觸發(fā)電壓主要取決于STSCR-LDMOS1的觸發(fā)電壓，以觸發(fā)電阻為100Ω時為例，當(dāng)堆疊個數(shù)從1增加到4，維持電壓從6.9V增加到25.4V，而觸發(fā)電壓只從71.6

4、V增加到了79.7V。同時分析了STSCR-LDMOS的陰極N+與P+之間的距離L、P-trig端P+與陰極N+之間的距離L0以及觸發(fā)電阻對堆疊結(jié)構(gòu)的維持電壓和觸發(fā)電壓的影響，給出了距離 L、L0和觸發(fā)電阻的最佳值。
　　最后，提出了LDMOS觸發(fā)STSCR-LDMOS堆疊結(jié)構(gòu)，這是自觸發(fā)STSCR-LDMOS堆疊結(jié)構(gòu)的一種優(yōu)化結(jié)構(gòu)，仿真分析表明，LDMOS觸發(fā)STSCR-LDMOS堆疊結(jié)構(gòu)具有更小的觸發(fā)電壓，且其受觸發(fā)電阻的影響