基于28nm某芯片的AHB物理設(shè)計和動態(tài)功耗優(yōu)化.pdf

1、由于通信技術(shù)快速發(fā)展，便攜式設(shè)備使用頻率大幅增加，為了提高手機等設(shè)備的續(xù)航時間和降低散熱成本，必須在芯片設(shè)計和實現(xiàn)時將功耗考慮其中。目前國內(nèi)外在低功耗設(shè)計領(lǐng)域已經(jīng)有了一定的研究，但是隨著芯片時鐘頻率和集成度越來越高，低功耗設(shè)計也隨之變得更加復(fù)雜。由于低功耗技術(shù)一般都會對電路本身帶來一定的影響，因此針對不同的設(shè)計需要合理規(guī)劃對其使用的低功耗方案。
　　本文主要完成了一款28nm手機通信芯片中2G通信AHB模塊的UPF設(shè)計、完成了該模

2、塊基于 UPF的低功耗物理設(shè)計，并提出了基于數(shù)據(jù)通路在物理設(shè)計階段降低動態(tài)功耗的方案，對其進行探索并且將該方案實現(xiàn)在AHB模塊的低功耗物理設(shè)計中。本文首先研究了集成電路中低功耗理論知識，對Accellera UPF v1.0標準進行了分析，并根據(jù)AHB模塊的功耗意圖，完成該模塊電路UPF的設(shè)計；制定了AHB模塊基于UPF的低功耗物理設(shè)計方案，并完成了該模塊的低功耗物理設(shè)計，實現(xiàn)了布圖規(guī)劃、電源規(guī)劃、布局、時鐘樹綜合、布線等設(shè)計，并在設(shè)計

3、中引入了形式驗證，使用等價性檢查方法確保物理了設(shè)計的一致性；深入研究了數(shù)據(jù)通路優(yōu)化動態(tài)功耗(DPRDP, Dynamic Power Reduction of Data Path)的思想方法，并將之實現(xiàn)于AHB模塊低功耗物理設(shè)計中，在之前的低功耗物理設(shè)計的基礎(chǔ)上實現(xiàn)了降低動態(tài)功耗；深入分析DPRDP動態(tài)優(yōu)化方法對物理實現(xiàn)的時序、運行時間和布線的影響，探討其在未來項目中或其他模塊可適用的可能性。
　　本設(shè)計采用臺積電28nm工藝完成

4、了AHB模塊的物理設(shè)計，設(shè)計過程中物理實現(xiàn)和功耗分析過程使用了新思(Synopsys)公司的IC Compiler工具，等價性檢查采用了Cadence公司的Conformal LEC工具，使用新思(Synopsys)公司的Prime Time工具完成了本設(shè)計的靜態(tài)時序分析。本設(shè)計采用基于數(shù)據(jù)路徑優(yōu)化動態(tài)功耗的方法使AHB模塊的動態(tài)功耗達到10.31mw，較優(yōu)化前動態(tài)功耗降低了15％，總體功耗達到30.10mw，較優(yōu)化前總體功耗減少了8％