高速時間交織模數(shù)轉(zhuǎn)換器數(shù)字校準(zhǔn)技術(shù)研究.pdf

1、模數(shù)轉(zhuǎn)換器(Analog-to-Digital converter，ADC)作為連接模擬世界與數(shù)字世界的紐帶，在現(xiàn)代通信、圖像采集、醫(yī)療電子等眾多領(lǐng)域中起到非常關(guān)鍵的作用。伴隨著CMOS工藝的快速演進，器件最小尺寸按比例縮小，帶來工作速度的提升和面積的減小，但電源電壓的降低和晶體管本征增益的下降導(dǎo)致模擬電路的非理想型效應(yīng)更加明顯，模數(shù)轉(zhuǎn)換器的速度與精度性能已趨于現(xiàn)有條件下的物理極限。時間交織ADC(Time-interleaved AD

2、C，TIADC)以多片低速高精度ADC交替采樣來實現(xiàn)高速采樣，是一種有效的實現(xiàn)高速高精度的方式，目前超高速ADC幾乎都采用這種架構(gòu)。然而由于制造工藝上的偏差，時間交織ADC的通道間存在各種各樣的失配效應(yīng)嚴重地降低了其動態(tài)性能，這其中主要包括失調(diào)失配誤差、增益失配誤差和采樣時間失配誤差。利用模擬電路中對各子通道進行嚴格的匹配設(shè)計收到的效果甚微，而利用數(shù)字電路低功耗、高可靠、靈活度好等優(yōu)勢，通過數(shù)字校準(zhǔn)來實現(xiàn)誤差的消除已然成為當(dāng)前高速TIA

3、DC設(shè)計的主流技術(shù)。
　　本論文研究高速時間交織ADC的后臺盲自適應(yīng)全數(shù)字校準(zhǔn)技術(shù)。首先通過對高速時間交織ADC進行系統(tǒng)級建模，從理論層面分析和驗證了各種失配誤差對時間交織ADC的影響;然后在調(diào)研和分析國內(nèi)外校準(zhǔn)技術(shù)的優(yōu)缺點基礎(chǔ)上，提出了兩種校準(zhǔn)數(shù)字校準(zhǔn)技術(shù)，并從行為級對算法進行了驗證;接著搭建相應(yīng)的電路級驗證平臺，實驗結(jié)果進一步證明了本校準(zhǔn)算法的有效性和優(yōu)越性，最后完成了部分校準(zhǔn)算法的ASIC設(shè)計。具體研究工作如下:
　　

4、第一，提出了一種基于統(tǒng)計的自適應(yīng)校準(zhǔn)算法?；诮y(tǒng)計的自適應(yīng)數(shù)字校準(zhǔn)算法其基本思想是利用各通道對同一輸入信號進行采樣，因此各通道輸出信號的平均能量一致，能量的偏差則直接體現(xiàn)了系統(tǒng)的誤差。對于失調(diào)失配誤差和增益失配誤差，提出基于自有通道的LMS迭代的自適應(yīng)校準(zhǔn)算法，并引入指數(shù)平均器提高收斂精度;對于采樣時間失配誤差，利用信號的平均能量特性以及信號的自相關(guān)特性來實現(xiàn)誤差的估計，再利用改進Farrow結(jié)構(gòu)分數(shù)延時濾波對誤差進行校準(zhǔn)。整個校準(zhǔn)算法

5、均在數(shù)字域?qū)崿F(xiàn)，實現(xiàn)TIADC轉(zhuǎn)換后信號的處理。校準(zhǔn)算法結(jié)構(gòu)簡單，硬件實現(xiàn)比較容易，理論上對通道數(shù)沒有嚴格的限制，可以擴展到任意通道數(shù)。
　　第二，提出了一種基于信號調(diào)制的自適應(yīng)校準(zhǔn)算法。通過分析和確定誤差頻點的位置，利用信號調(diào)制來構(gòu)建和雜散頻點有著相同頻譜的信號，基于相關(guān)運算實現(xiàn)誤差估計，最后通過相減消除誤差的影響，可同時實現(xiàn)增益失配誤差和采樣時間失配誤差的校準(zhǔn)。進一步提出利用指數(shù)平均器進行收斂曲線的平滑的方法，有效提高了校準(zhǔn)精

6、度和收斂速度。所提出的結(jié)構(gòu)和校準(zhǔn)技術(shù)對于奈奎斯特頻帶之內(nèi)的輸入信號（個別特殊頻率點除外）均能有效校準(zhǔn)。與已有算法相比，本校準(zhǔn)算法在校準(zhǔn)效果和硬件資源的開銷上均有較大的優(yōu)勢。
　　第三，基于SMIC0.13μm工藝設(shè)計實現(xiàn)了一款12位、100MS/s流水線ADC，并將它作為子通道ADC搭建了四通道12位400MS/s時間交織ADC電路平臺，該平臺的輸出作為激勵信號輸入到校準(zhǔn)算法，完成了校準(zhǔn)算法的FPGA驗證。對于基于統(tǒng)計的全數(shù)字自適

7、應(yīng)校準(zhǔn)方案，電路級驗證結(jié)果表明，在三種失配誤差大小分別為os=[00.05-0.050.1]、△g=[00.053-0.9710.042]、△t=[01％2％-1％]Ts的條件下，輸入信號為差分擺幅0.9Vpp(0.9FSR)頻率為164.6MHz的正弦信號，經(jīng)過校準(zhǔn)后時間交織ADC的SNDR和SFDR分別提高了48dB和60.2dB，分別達到71.2dB和84.6dB，有效位數(shù)ENOB為11.5bits;對于基于信號調(diào)制的全數(shù)字自適應(yīng)

8、校準(zhǔn)方案，在相同增益和采樣時間失配誤差條件下，電路級驗證結(jié)果表明，校準(zhǔn)前，SNDR和SFDR分別只有30.9dB和33.8dB，經(jīng)過數(shù)字后臺校準(zhǔn)后，SNDR和SFDR分別提高了40.5dB和54.7dB，達到71.4dB和88.5dB，校準(zhǔn)后ADC的有效位數(shù)ENOB為11.52bits。
　　最后，基于SMIC0.13μm工藝庫，完成了基于LMS迭代的自有通道失調(diào)和增益失配聯(lián)合校準(zhǔn)算法的ASIC設(shè)計，后仿真結(jié)果表明所提出的數(shù)字校準(zhǔn)