X-DSP中F F T加速器的設(shè)計與驗證.pdf

1、隨著半導(dǎo)體技術(shù)的發(fā)展，單芯片晶體管數(shù)量和性能持續(xù)以摩爾定律方式增長，但不斷增加的功耗也成為制約處理器發(fā)展的瓶頸。針對特定應(yīng)用定制加速器是提升計算效率、緩解功耗問題的一種有效的方法?？焖俑道锶~變換(FFT)是數(shù)字信號處理(DSP)領(lǐng)域中最耗時的核心算法，廣泛應(yīng)用于聲學(xué)、圖像、雷達、電信和無線信號處理等應(yīng)用，該算法的計算性能和計算效率將影響整個應(yīng)用的執(zhí)行效率。本文研究基于X-DSP芯片的FFT加速器的設(shè)計和驗證，具體內(nèi)容包括：
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2、、在X-DSP中設(shè)計了基2 FFT算法的FFT加速器整體結(jié)構(gòu)。該加速器主要包括FFT加速器控制模塊、總線控制器和FFT計算陣列。FFT計算陣列包含兩個計算單元（FFT-PE），每個FFT-PE能夠獨立完成規(guī)模不超過1K點的小規(guī)模FFT算法。同時，采用Cooley-Tukey FFT算法，通過兩次批量小規(guī)模FFT和矩陣轉(zhuǎn)置操作實現(xiàn)大規(guī)模FFT運算。
　　2、設(shè)計實現(xiàn)了支持復(fù)數(shù)乘法的蝶形運算單元。該加速器采用復(fù)數(shù)乘法與蝶形運算的復(fù)用結(jié)

3、構(gòu)，設(shè)計了一種支持復(fù)數(shù)乘法的IEEE-754標準單精度浮點FFT蝶形運算單元電路，可減少中間的規(guī)格化操作，降低硬件開銷，減少計算延時，提高計算精度。
　　3、設(shè)計了基于低延時CORDIC算法的FFT旋轉(zhuǎn)因子產(chǎn)生單元。針對FFT計算中旋轉(zhuǎn)因子產(chǎn)生延時過長的問題，采用一種基于旋轉(zhuǎn)預(yù)測和保留進位加法器（CSA）的壓縮迭代的CODIC算法及結(jié)構(gòu)，實現(xiàn)了低延時的FFT旋轉(zhuǎn)因子產(chǎn)生模塊。與傳統(tǒng)CORDIC算法實現(xiàn)相比，在計算精度相同的情況下，

4、本設(shè)計以增加10％的面積代價，將流水線級數(shù)由傳統(tǒng)的49級降低到18級。
　　4、采用層次化驗證方法，對 FFT加速器進行了功能驗證和性能分析。首先，對蝶形運算單元和CORDIC旋轉(zhuǎn)因子產(chǎn)生模塊建立了相應(yīng)的黃金參考模型，完成模塊級驗證。然后搭建FFT自動驗證平臺，對FFT加速器進行系統(tǒng)級功能點驗證，自動完成測試激勵的生產(chǎn)和結(jié)果對比，提高了驗證效率。最后在系統(tǒng)級環(huán)境下，對FFT加速器進行性能評估和對比，結(jié)果表明，相比于TI某款DSP芯