數(shù)字時(shí)鐘的綜合設(shè)計(jì)

1、1數(shù)字時(shí)鐘的綜合設(shè)計(jì)數(shù)字時(shí)鐘的綜合設(shè)計(jì)一、設(shè)計(jì)任務(wù)一、設(shè)計(jì)任務(wù)1、具有時(shí)、分、秒計(jì)時(shí)顯示功能，最大計(jì)時(shí)為23：59：59。2、用CPLDFPGA設(shè)計(jì)制作成數(shù)字時(shí)鐘的專用芯片，結(jié)合LED數(shù)碼管構(gòu)成一個(gè)能夠?qū)崿F(xiàn)調(diào)時(shí)和調(diào)分的數(shù)字時(shí)鐘。二、總體設(shè)計(jì)框圖二、總體設(shè)計(jì)框圖FPGA按鍵LED數(shù)碼管時(shí)鐘信號三、模塊設(shè)計(jì)具體化三、模塊設(shè)計(jì)具體化1、設(shè)計(jì)思想本設(shè)計(jì)是基于Altera公司的CycloneⅡ系列EP2C35F672C芯片，采用層次化設(shè)計(jì)方式，先

2、設(shè)計(jì)底層的器件如秒計(jì)數(shù)器、分計(jì)數(shù)器、時(shí)計(jì)數(shù)器、2選1選擇器、譯碼器，頂層設(shè)計(jì)采用原理圖形式，將底層各個(gè)器件連接起來組合成一個(gè)數(shù)字時(shí)鐘專用芯片。2、VHDL程序代碼程序代碼a、秒計(jì)數(shù)器程序、秒計(jì)數(shù)器程序libraryieeeuseieee.std_logic_1164.alluseieee.std_logic_unsigned.allentitysecondispt(clk:instd_logic3elsecount(3downto0)=

3、“0000“count(6downto4)=count(6downto4)1endifelsecount(3downto0)=count(3downto0)1enhour=0endifendifendprocessendbehavec、時(shí)計(jì)數(shù)器程序、時(shí)計(jì)數(shù)器程序libraryieeeuseieee.std_logic_1164.alluseieee.std_logic_unsigned.allentityhourispt(clk:ins

4、td_logicdaout:outstd_logic_vect(5downto0))endhourArchitecturebehaveofhourissignalcount:std_logic_vect(5downto0)begindaout=countprocess(clk)beginif(clkeventclk=1)thenifcount(5downto4)=“10“thenifcount(3downto0)=“0011“thenc

5、ount=“000000“elsecount(3downto0)=count(3downto0)1endifelsifcount(3downto0)=“1001“thencount(3downto0)=“0000“count(5downto4)=count(5downto4)1elsecount(3downto0)=count(3downto0)1endifendifendprocessendbehaved、2選1選擇器程序選擇器程序l