硬件課程設(shè)計(jì)--數(shù)字時(shí)鐘設(shè)計(jì)

1、<p>　　課 程 設(shè) 計(jì)</p><p>　　2009年 7 月 10 日</p><p><b>　　課程設(shè)計(jì)任務(wù)書(shū)</b></p><p>　　課程 硬件課程設(shè)計(jì)</p><p>　　題目 數(shù)字鐘設(shè)計(jì)&l

2、t;/p><p>　　專(zhuān)業(yè) 計(jì)算機(jī) 姓名 學(xué)號(hào) </p><p>　　主要內(nèi)容、基本要求等</p><p><b>　　一、主要內(nèi)容：</b></p><p>　　利用EL教學(xué)實(shí)驗(yàn)箱、微機(jī)和QuartusⅡ軟件系統(tǒng)，使用VHDL語(yǔ)言輸入方法設(shè)計(jì)數(shù)字鐘?？梢岳脤哟卧O(shè)計(jì)

3、方法和VHDL語(yǔ)言，完成硬件設(shè)計(jì)設(shè)計(jì)和仿真。最后在EL教學(xué)實(shí)驗(yàn)箱中實(shí)現(xiàn)。</p><p><b>　　二、基本要求：</b></p><p>　　1.具有時(shí)，分，秒，計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)。</p><p><b>　　2.具有清零功能。</b></p><p><b>　　三、

4、擴(kuò)展要求</b></p><p>　　1.調(diào)節(jié)小時(shí)、分鐘功能。 </p><p>　　2.整點(diǎn)報(bào)時(shí)功能，整點(diǎn)報(bào)時(shí)的同時(shí)LED燈花樣顯示。</p><p>　　按照規(guī)范寫(xiě)出論文，要求字?jǐn)?shù)在4000字以上，并進(jìn)行答辯。論文內(nèi)容包括概述（學(xué)習(xí)、調(diào)研、分析、設(shè)計(jì)的內(nèi)容摘要）、EDA技術(shù)的現(xiàn)狀和發(fā)展趨勢(shì)、對(duì)EL教學(xué)實(shí)驗(yàn)箱和QuartusⅡ軟件的掌握程度、數(shù)字鐘的

5、設(shè)計(jì)過(guò)程（包括原理圖或程序設(shè)計(jì)、編譯、仿真分析、硬件測(cè)試的全過(guò)程），論文中含有原理圖、程序、仿真波形圖及其分析報(bào)告。</p><p><b>　　摘 要</b></p><p>　　本文介紹了利用EDA-V硬件系統(tǒng)和微機(jī)上的Quartus7.2-II等軟件系統(tǒng)。VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareD

6、escription Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱(chēng)87版）之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。有專(zhuān)家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分

7、的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。</p><p>　　本文設(shè)計(jì)主要利用VHDL語(yǔ)言在EDA平臺(tái)上設(shè)計(jì)一個(gè)電子數(shù)字鐘，它的計(jì)時(shí)周期為24小時(shí)，顯示滿(mǎn)刻度為23時(shí)59分59秒，另外還具有校時(shí)功能和鬧鐘功能。總的程序由幾個(gè)各具不同功能的單元模塊程序拼接而成，其中包括分頻程序模塊、時(shí)分秒計(jì)數(shù)和設(shè)置程序模塊、比較器程序模塊、三輸入數(shù)據(jù)選擇器程序模塊、譯碼顯示程序模塊和拼接程序模塊。并且使用Quartus7.2-II軟件進(jìn)行電路波形仿真

8、，下載到EDA實(shí)驗(yàn)箱進(jìn)行驗(yàn)證。</p><p>　　關(guān)鍵詞： EDA（電子設(shè)計(jì)自動(dòng)化）；VHDL（硬件描述語(yǔ)言），數(shù)字鐘。</p><p><b>　　目　錄</b></p><p><b>　　第1章 概 述1</b></p><p>　　1.1 EDA的概念1</p><

9、;p>　　1.2 EDA的工作平臺(tái)2</p><p>　　1.3 EDA的發(fā)展趨勢(shì)…………………………………………………………………………… 4</p><p>　　第2章 數(shù)字鐘設(shè)計(jì)的系統(tǒng)分析6</p><p><b>　　2.1設(shè)計(jì)目的6</b></p><p><b>　　2.2功能說(shuō)明6&

10、lt;/b></p><p><b>　　2.3實(shí)驗(yàn)原理6</b></p><p><b>　　2.4系統(tǒng)硬件6</b></p><p>　　第3章 數(shù)字鐘的底層電路設(shè)計(jì)8</p><p><b>　　3.1設(shè)計(jì)規(guī)劃8</b></p><p&g

11、t;<b>　　3.2設(shè)計(jì)說(shuō)明8</b></p><p>　　3.3底層電路程序9</p><p>　　第4章 數(shù)字鐘的頂層文件設(shè)計(jì)18</p><p>　　4.1設(shè)計(jì)說(shuō)明18</p><p>　　4.2頂層文件程序18</p><p>　　第5章 數(shù)字鐘設(shè)計(jì)的測(cè)試與運(yùn)行21</

12、p><p>　　5.1數(shù)字鐘的調(diào)試……………………………………………………………………..21</p><p>　　5.2數(shù)字鐘的適配與測(cè)試24</p><p><b>　　結(jié) 論26</b></p><p><b>　　參考文獻(xiàn)27</b></p><p><b&g

13、t;　　第1章 概 述</b></p><p>　　1.1 EDA的概念</p><p>　　EDA是電子設(shè)計(jì)自動(dòng)化Electronic Design Automation的縮寫(xiě)。EDA技術(shù)是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)

14、電子系統(tǒng)到硬件系統(tǒng)的一門(mén)新技術(shù)?？梢詫?shí)現(xiàn)邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真。完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?lt;/p><p>　　1.1.1EDA技術(shù)及應(yīng)用</p><p>　　電子設(shè)計(jì)技術(shù)的核心就是EDA技術(shù)，EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制

15、成的電子CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。EDA技術(shù)已有30年的發(fā)展歷程，大致可分為三個(gè)階段。70年代為計(jì)算機(jī)輔助設(shè)計(jì)（CAD）階段，人們開(kāi)始用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代了手工操作。80年代為計(jì)算機(jī)輔助工程（CAE）階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。CAE

16、的主要功能是：原理圖輸人，邏輯仿真，電路分析，自動(dòng)布局布線，PCB后分析。90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化（EDA）階段[3]。</p><p>　　EDA技術(shù)發(fā)展迅猛，逐漸在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等各方面都發(fā)揮著巨大的作用。在教學(xué)方面：幾乎所有理工科(特別是電子信息)類(lèi)的高校都開(kāi)設(shè)了EDA課程。主要是讓學(xué)生了解EDA的基本原理和基本概念、鱗握用佃L描述系統(tǒng)邏輯的方法、使用扔A工具進(jìn)行電子電路課程的模擬仿真實(shí)驗(yàn)并

17、在作畢業(yè)設(shè)計(jì)時(shí)從事簡(jiǎn)單電子系統(tǒng)的設(shè)計(jì)，為今后工作打下基礎(chǔ)。具有代表性的是全國(guó)每?jī)赡昱e辦一次大學(xué)生電子設(shè)計(jì)競(jìng)賽活動(dòng)。在科研方面：主要利用電路仿真工具(EwB或PSPICE、VLOL等)進(jìn)行電路設(shè)計(jì)與仿真；利用虛擬儀器進(jìn)行產(chǎn)品調(diào)試；將O)LI)／FPGA器件的開(kāi)發(fā)應(yīng)用到儀器設(shè)備中。例如在CDMA無(wú)線通信系統(tǒng)中，所有移動(dòng)手機(jī)和無(wú)線基站都工作在相同的頻譜，為區(qū)別不同的呼叫，每個(gè)手機(jī)有一個(gè)唯一的碼序列，CDMA基站必須能判別這些不同觀點(diǎn)的碼序列才

18、能分辨出不同的傳呼進(jìn)程；這一判別是通過(guò)匹配濾波器的輸出顯示在輸人數(shù)據(jù)流中探調(diào)到特定的碼序列；FPGA能提供良好的濾波器設(shè)計(jì)，而且能完成DSP高級(jí)數(shù)據(jù)處理功能，因而FPGA在現(xiàn)代通信領(lǐng)域方面獲得廣泛應(yīng)用[4]。在產(chǎn)品設(shè)計(jì)與制造方面：從高性能的微處理器、數(shù)字信號(hào)處理器一直到彩電、音響和電子玩具</p><p>　　電子技術(shù)全方位納入EDA領(lǐng)域，EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容，突出表現(xiàn)在以下幾個(gè)方

19、面：使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；基于EDA工具的ASIC設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及IP核模塊；軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)；SoC高效低成本設(shè)計(jì)技術(shù)的成熟。隨著半導(dǎo)體技術(shù)、集成技術(shù)和計(jì)算機(jī)技術(shù)的迅猛發(fā)展，電子系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)手段都發(fā)生了很大的變化?？梢哉f(shuō)電子EDA技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命。傳統(tǒng)的“固定功能集成塊十連線”的設(shè)計(jì)方法正逐步地退出歷史舞

20、臺(tái)，而基于芯片的設(shè)計(jì)方法正成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。作為高等院校有關(guān)專(zhuān)業(yè)的學(xué)生和廣大的電子工程師了解和掌握這一先進(jìn)技術(shù)是勢(shì)在必行，這不僅是提高設(shè)計(jì)效率的需要，更是時(shí)代發(fā)展的需求，只有攀握了EDA技術(shù)才有能力參與世界電子工業(yè)市場(chǎng)的競(jìng)爭(zhēng)，才能生存與發(fā)展。隨著科技的進(jìn)步，電子產(chǎn)品的更新日新月異，EDA技術(shù)作為電子產(chǎn)品開(kāi)發(fā)研制的源動(dòng)力，已成為現(xiàn)代電子設(shè)計(jì)的核心。所以發(fā)展EDA技術(shù)將是電子設(shè)計(jì)領(lǐng)域和電子產(chǎn)業(yè)界的一場(chǎng)重大的技術(shù)革命，同時(shí)也對(duì)電類(lèi)課

21、程的教學(xué)和科研提</p><p>　　1.2 EDA的工作平臺(tái)</p><p>　　1.2.1 EDA硬件工作平臺(tái)</p><p><b>　　1.計(jì)算機(jī)。</b></p><p>　　2.EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)：EDA-V。</p><p>　　1.2.2 EDA 的軟件工作平臺(tái)</p>

22、<p>　　PLD（Programmable Logic Device）是一種由用戶(hù)根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。目前主要有兩大類(lèi)型：CPLD(Complex PLD)和FPGA(Field Programmable Gate Array)。它們的基本設(shè)計(jì)方法是借助于EDA軟件，用原理圖、狀態(tài)機(jī)、布爾表達(dá)式、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，最后用編程器或下載電纜，由目標(biāo)器件實(shí)現(xiàn)。生產(chǎn)PLD的廠家很多，但

23、最有代表性的PLD廠家為Altera、Xilinx和Lattice 公司。</p><p>　　1.3EDA的發(fā)展趨勢(shì)</p><p>　　面對(duì)當(dāng)今飛速發(fā)展的電子產(chǎn)品市場(chǎng)，設(shè)計(jì)師需要更加實(shí)用、快捷的EDA工具，使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，改變傳統(tǒng)設(shè)計(jì)思路，將精力集中到設(shè)計(jì)構(gòu)思、方案比較和尋找優(yōu)化設(shè)計(jì)等方面，需要以最快的速度，開(kāi)發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品，對(duì)EDA技術(shù)提出了更高的要求[3

24、]。未來(lái)的EDA技術(shù)將在仿真、時(shí)序分析、集成電路自動(dòng)測(cè)試、高速印刷電路板設(shè)計(jì)及開(kāi)發(fā)操作平臺(tái)的擴(kuò)展等方面取得新的突破，向著功能強(qiáng)大、簡(jiǎn)單易學(xué)、使用方便的方向發(fā)展。</p><p>　　可編程邏輯器件已經(jīng)成為當(dāng)今世界上最富吸引力的半導(dǎo)體器件，在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中扮演著越來(lái)越重要的角色。過(guò)去的幾年里，可編程器件市場(chǎng)的增長(zhǎng)主要來(lái)自大容量的可編程邏輯器件CPLD和FPGA，其未來(lái)的發(fā)展趨勢(shì)如下：向高密度、高速度、寬頻帶方向

25、發(fā)展。在電子系統(tǒng)的發(fā)展過(guò)程中，工程師的系統(tǒng)設(shè)計(jì)理念要受到其能夠選擇的電子器件的限制，而器件的發(fā)展又促進(jìn)了設(shè)計(jì)方法的更新。隨著電子系統(tǒng)復(fù)雜度的提高，高密度、高速度和寬頻帶的可編程邏輯產(chǎn)品已經(jīng)成為主流器件，[3]其規(guī)模也不斷擴(kuò)大，從最初的幾百門(mén)到現(xiàn)在的上百萬(wàn)門(mén)，有些已具備了片上系統(tǒng)集成的能力。這些高密度、大容量的可編程邏輯器件的出現(xiàn)，給現(xiàn)代電子系統(tǒng)（復(fù)雜系統(tǒng)）的設(shè)計(jì)與實(shí)現(xiàn)帶來(lái)了巨大的幫助。設(shè)計(jì)方法和設(shè)計(jì)效率的飛躍，帶來(lái)了器件的巨大需求，這種

26、需求又促使器件生產(chǎn)工藝的不斷進(jìn)步，而每次工藝的改進(jìn)，可編程邏輯器件的規(guī)模都將有很大擴(kuò)展。[3]</p><p>　　向在系統(tǒng)可編程方向發(fā)展。在系統(tǒng)可編程是指程序（或算法）在置入用戶(hù)系統(tǒng)后仍具有改變其內(nèi)部功能的能力[4]。采用在系統(tǒng)可編程技術(shù)，可以像對(duì)待軟件那樣通過(guò)編程來(lái)配置系統(tǒng)內(nèi)硬件的功能，從而在電子系統(tǒng)中引入“軟硬件”的全新概念。它不僅使電子系統(tǒng)的設(shè)計(jì)和產(chǎn)品性能的改進(jìn)和擴(kuò)充變得十分簡(jiǎn)便，還使新一代電子系統(tǒng)具有極

27、強(qiáng)的靈活性和適應(yīng)性，為許多復(fù)雜信號(hào)的處理和信息加工的實(shí)現(xiàn)提供了新的思路和方法。</p><p>　　向可預(yù)測(cè)延時(shí)方向發(fā)展。當(dāng)前的數(shù)字系統(tǒng)中，由于數(shù)據(jù)處理量的激增，要求其具有大的數(shù)據(jù)吞吐量，加之多媒體技術(shù)的迅速發(fā)展，要求能夠?qū)D像進(jìn)行實(shí)時(shí)處理，就要求有高速的系統(tǒng)硬件系統(tǒng)[5]。為了保證高速系統(tǒng)的穩(wěn)定性，可編程邏輯器件的延時(shí)可預(yù)測(cè)性是十分重要的。用戶(hù)在進(jìn)行系統(tǒng)重構(gòu)的同時(shí)，擔(dān)心的是延時(shí)特性會(huì)不會(huì)因?yàn)橹匦虏季€而改變，延時(shí)

28、特性的改變將導(dǎo)致重構(gòu)系統(tǒng)的不可靠，這對(duì)高速的數(shù)字系統(tǒng)而言將是非常可怕的。因此，為了適應(yīng)未來(lái)復(fù)雜高速電子系統(tǒng)的要求，可編程邏輯器件的高速可預(yù)測(cè)延時(shí)是非常必要的。</p><p>　　向混合可編程技術(shù)方向發(fā)展。[3]可編程邏輯器件為電子產(chǎn)品的開(kāi)發(fā)帶來(lái)了極大的方便，它的廣泛應(yīng)用使得電子系統(tǒng)的構(gòu)成和設(shè)計(jì)方法均發(fā)生了很大的變化。但是，有關(guān)可編程器件的研究和開(kāi)發(fā)工作多數(shù)都集中在數(shù)字邏輯電路上，直到1999年11月，Latti

29、ce公司推出了在系統(tǒng)可編程模擬電路，為EDA技術(shù)的應(yīng)用開(kāi)拓了更廣闊的前景。其允許設(shè)計(jì)者使用開(kāi)發(fā)軟件在計(jì)算機(jī)中設(shè)計(jì)、修改模擬電路，進(jìn)行電路特性仿真，最后通過(guò)編程電纜將設(shè)計(jì)方案下載至芯片中。已有多家公司開(kāi)展了這方面的研究，并且推出了各自的模擬與數(shù)字混合型的可編程器件，相信在未來(lái)幾年里，模擬電路及數(shù)?；旌想娐房删幊碳夹g(shù)將得到更大的發(fā)展。</p><p>　　向低電壓、低功耗方面發(fā)展。集成技術(shù)的飛速發(fā)展，工藝水平的不斷提

30、高，節(jié)能潮流在全世界的興起，也為半導(dǎo)體工業(yè)提出了向降低工作電壓、降低功耗的方向發(fā)展。</p><p>　　面對(duì)當(dāng)今飛速發(fā)展的電子產(chǎn)品市場(chǎng)，電子設(shè)計(jì)人員需要更加實(shí)用、快捷的開(kāi)發(fā)工具，使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，改變優(yōu)先考慮具體物理實(shí)現(xiàn)方式的傳統(tǒng)設(shè)計(jì)思路，將精力集中到設(shè)計(jì)構(gòu)思、方案比較和尋找優(yōu)化設(shè)計(jì)等方面，以最快的速度開(kāi)發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。開(kāi)發(fā)工具的發(fā)展趨勢(shì)如下：具有混合信號(hào)處理能力。由于數(shù)字電路和模擬電

31、路的不同特性，模擬集成電路EDA工具的發(fā)展遠(yuǎn)遠(yuǎn)落后于數(shù)字電路EDA開(kāi)發(fā)工具。但是，由于物理量本身多以模擬形式存在，實(shí)現(xiàn)高性能復(fù)雜電子系統(tǒng)的設(shè)計(jì)必然離不開(kāi)模擬信號(hào)。20世紀(jì)90年代以來(lái)，EDA 工具廠商都比較重視數(shù)?；旌闲盘?hào)設(shè)計(jì)工具的開(kāi)發(fā)。美國(guó) Cadence 、Synopsys等公司開(kāi)發(fā)的EDA工具已經(jīng)具有了數(shù)?；旌显O(shè)計(jì)能力，這些EDA開(kāi)發(fā)工具能完成含有模數(shù)變換、數(shù)字信號(hào)處理、專(zhuān)用集成電路宏單元、數(shù)模變換和各種壓控振蕩器在內(nèi)的混合系統(tǒng)設(shè)

32、計(jì)。</p><p>　　高效的仿真工具。在整個(gè)電子系統(tǒng)設(shè)計(jì)過(guò)程中，仿真是花費(fèi)時(shí)間最多的工作，也是占用EAD工具時(shí)間最多的一個(gè)環(huán)節(jié)?？梢詫㈦娮酉到y(tǒng)設(shè)計(jì)的仿真過(guò)程分為兩個(gè)階段：設(shè)計(jì)前期的系統(tǒng)級(jí)仿真和設(shè)計(jì)過(guò)程中的電路級(jí)仿真。系統(tǒng)級(jí)仿真主要驗(yàn)證系統(tǒng)的功能，如驗(yàn)證設(shè)計(jì)的有效性等；電路級(jí)仿真主要驗(yàn)證系統(tǒng)的性能，決定怎樣實(shí)現(xiàn)設(shè)計(jì)，如測(cè)試設(shè)計(jì)的精度、處理和保證設(shè)計(jì)要求等。要提高仿真的效率，一方面是要建立合理的仿真算法；另一方面

33、是要更好地解決系統(tǒng)級(jí)仿真中，系統(tǒng)模型的建模和電路級(jí)仿真中電路模型的建模技術(shù)[8]。在未來(lái)的EDA技術(shù)中，仿真工具將有較大的發(fā)展空間。</p><p>　　理想的邏輯綜合、優(yōu)化工具。邏輯綜合功能是將高層次系統(tǒng)行為設(shè)計(jì)自動(dòng)翻譯成門(mén)級(jí)邏輯的電路描述，做到了實(shí)際與工藝的獨(dú)立。優(yōu)化則是對(duì)于上述綜合生成的電路網(wǎng)表，根據(jù)邏輯方程功能等效的原則，用更小、更快的綜合結(jié)果替代一些復(fù)雜的邏輯電路單元，根據(jù)指定目標(biāo)庫(kù)映射成新的網(wǎng)表。隨著

34、電子系統(tǒng)的集成規(guī)模越來(lái)越大，幾乎不可能直接面向電路圖做設(shè)計(jì)，要將設(shè)計(jì)者的精力從繁瑣的邏輯圖設(shè)計(jì)和分析中轉(zhuǎn)移到設(shè)計(jì)前期算法開(kāi)發(fā)上。邏輯綜合、優(yōu)化工具就是要把設(shè)計(jì)者的算法完整高效地生成電路網(wǎng)表。第2章 數(shù)字鐘的系統(tǒng)分析</p><p><b>　　2.1設(shè)計(jì)目的</b></p><p>　　1.掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法。</p><p>　　

35、2.掌握十進(jìn)制，六進(jìn)制，二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。</p><p>　　3.繼續(xù)鞏固多位共陰極掃描顯示數(shù)碼管的驅(qū)動(dòng)，及編碼。</p><p>　　4.掌握揚(yáng)聲器的驅(qū)動(dòng)。</p><p>　　5.LED燈的花樣顯示。</p><p>　　6.掌握CPLD技術(shù)的層次化設(shè)計(jì)方法。</p><p><b>　　2.

36、2功能說(shuō)明</b></p><p>　　1.具有時(shí)，分，秒，計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)。</p><p>　　2.具有清零，調(diào)節(jié)小時(shí)、分鐘功能。</p><p>　　3.具有整點(diǎn)報(bào)時(shí)功能，整點(diǎn)報(bào)時(shí)的同時(shí)LED燈花樣顯示。</p><p><b>　　2.3實(shí)驗(yàn)原理</b></p><

37、p>　　在同一EPLD芯片EPF10K10上集成了如下電路模塊：</p><p>　　1．時(shí)鐘計(jì)數(shù)：秒——60進(jìn)制BCD碼計(jì)數(shù)；</p><p>　　分——60進(jìn)制BCDD碼計(jì)數(shù)；</p><p>　　時(shí)——24進(jìn)制BCDD碼計(jì)數(shù)；</p><p>　　同時(shí)整個(gè)計(jì)數(shù)器有清零，調(diào)分，調(diào)時(shí)功能。在接近整數(shù)時(shí)間能提供報(bào)時(shí)信號(hào)。</p&

38、gt;<p>　　2．具有驅(qū)動(dòng)8位八段共陰掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出和八段字形譯碼輸出。編碼和掃描可參照“實(shí)驗(yàn)四”。</p><p>　　3．揚(yáng)生器在整點(diǎn)時(shí)有報(bào)時(shí)驅(qū)動(dòng)信號(hào)產(chǎn)生。</p><p>　　4. LED燈按個(gè)人口味在整點(diǎn)時(shí)有花樣顯示信號(hào)產(chǎn)生。</p><p><b>　　2.4系統(tǒng)硬件</b></p>&l

39、t;p>　　1．主芯片EPF10K10LC84-4。</p><p><b>　　2．8個(gè)LED燈。</b></p><p><b>　　3．揚(yáng)聲器。</b></p><p>　　4．8位八段掃描共陰級(jí)數(shù)碼顯示管。</p><p>　　5．三個(gè)按鍵開(kāi)關(guān)（清零，調(diào)小時(shí)，調(diào)分鐘）。</p&g

40、t;<p>　　第3章 數(shù)字鐘的底層電路設(shè)計(jì)</p><p><b>　　3.1設(shè)計(jì)規(guī)劃</b></p><p>　　該數(shù)字鐘可以實(shí)現(xiàn)3個(gè)功能：計(jì)時(shí)功能、整點(diǎn)報(bào)時(shí)功能和重置時(shí)間功能，因此有3個(gè)子模塊：計(jì)時(shí)、報(bào)時(shí)（alarm1）、重置時(shí)間(setmin1、sethour1)。其中計(jì)時(shí)模塊有3部分構(gòu)成：秒計(jì)時(shí)器（second1）、分計(jì)時(shí)器(minute1)、

41、時(shí)計(jì)時(shí)器(hour1)。</p><p>　　1. 秒計(jì)數(shù)模塊：秒計(jì)數(shù)，在頻率為1HZ的時(shí)鐘下以60次為循環(huán)計(jì)數(shù)，并產(chǎn)生進(jìn)位信號(hào)影 響分計(jì)數(shù)。 </p><p>　　2. 分計(jì)數(shù)模塊：分計(jì)數(shù)，在秒進(jìn)位信號(hào)為高電平時(shí)，計(jì)數(shù)一次，同樣以60次為一個(gè)循環(huán)計(jì)數(shù)，同時(shí)產(chǎn)生分進(jìn)位信號(hào)影響時(shí)計(jì)數(shù)。</p><p>　　3. 時(shí)計(jì)數(shù)模塊：時(shí)計(jì)數(shù)，在分進(jìn)位信號(hào)為高電平時(shí)，計(jì)數(shù)一次，以

42、24次為一個(gè)循環(huán)計(jì)數(shù)。</p><p>　　4. 時(shí)間顯示模塊：通過(guò)選中不同的數(shù)碼管，同時(shí)進(jìn)行一定頻率的掃描顯示時(shí)，分，秒。</p><p>　　5. 時(shí)間設(shè)置模塊：設(shè)置調(diào)試使能端，可以調(diào)時(shí)，分。基本功能是在使能端為高電平時(shí)，可以使時(shí)和分循環(huán)計(jì)數(shù)；</p><p>　　6. 整點(diǎn)報(bào)時(shí)模塊：在秒計(jì)數(shù)到50秒時(shí)，同時(shí)分計(jì)數(shù)到59分開(kāi)始，豐鳴器產(chǎn)生每個(gè)2秒的鳴叫（500H

43、Z），到整點(diǎn)是產(chǎn)生750HZ的鳴叫。</p><p>　　7. 鬧鐘模塊：在設(shè)定鬧鐘鬧鈴時(shí)間后，當(dāng)鬧鐘使能端有效時(shí)，可在鬧鈴時(shí)間鬧鈴，并有彩燈顯示。</p><p><b>　　3.2設(shè)計(jì)說(shuō)明</b></p><p>　　首先分析數(shù)字時(shí)鐘，得出進(jìn)位法則大體相同，故所得時(shí)分秒進(jìn)位方式語(yǔ)法基本相同，因此可以將時(shí)分秒定義成六位輸出端口，即分別將時(shí)分秒

44、定義為3個(gè)component，分別給予設(shè)計(jì)。</p><p><b>　　3.3底層電路程序</b></p><p>　　3.3.1 秒計(jì)時(shí)器（VHDL語(yǔ)言編譯）</p><p>　　其代碼如下：（VHDL語(yǔ)言）：</p><p>　　LIBRARY ieee;</p><p>　　use ie

45、ee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　ENTITY second IS</p><p><b>　　PORT(</b></p><p>　　clk, reset,setmin : INSTD_LOGIC;&

46、lt;/p><p>　　enmin : OUTSTD_LOGIC;</p><p>　　daout: out std_logic_vector (6 downto 0));</p><p>　　END entity second;</p><p>　　ARCHITECTURE fun OF second IS</p><p&

47、gt;　　SIGNAL count: STD_LOGIC_VECTOR( 6 downto 0);</p><p><b>　　BEGIN</b></p><p>　　daout <= count;</p><p>　　process ( clk , reset , setmin) </p><p><b&g

48、t;　　begin </b></p><p>　　-- enmin<=k;</p><p>　　if (reset='0') then</p><p>　　count <= "0000000";</p><p>　　elsif (setmin='0') then<

49、;/p><p>　　enmin <= clk;</p><p>　　elsif (clk 'event and clk='1') then</p><p>　　if (count(3 downto 0)="1001") then</p><p>　　if (count <16#60#) th

50、en</p><p>　　if (count="1011001") then</p><p>　　enmin<='1'; </p><p>　　count<="0000000"; </p><p><b>　　ELSE

51、</b></p><p>　　count<=count+7; </p><p><b>　　end if;</b></p><p><b>　　else </b></p><p>　　count<="0000000";</p><p&g

52、t;<b>　　end if;</b></p><p>　　elsif (count < 16#60#) then </p><p>　　count <= count+1;</p><p>　　enmin<='0' after 100 ns; </p><p>

53、;<b>　　else </b></p><p>　　count<="0000000"; </p><p>　　end if; </p><p><b>　　end if;</b></p><p>　　end proce

54、ss;</p><p><b>　　END fun;</b></p><p>　　在秒計(jì)時(shí)器的clk輸入一個(gè)周期為5ns的時(shí)鐘信號(hào)；清0端（reset）前面一小段（100ns）為低電平，后面均為高電平；置數(shù)端（set）前面一小段（200ns）為低電平，后面均為高電平；秒重置端（s1）可設(shè)置數(shù)值為50秒，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形：</p><

55、;p>　　圖3-1 5na時(shí)鐘信號(hào)</p><p>　　由上述波形可以清楚的看到：當(dāng)清0信號(hào)（reset）無(wú)效時(shí)，秒計(jì)時(shí)器置數(shù)，從50秒開(kāi)始計(jì)數(shù)，到59秒時(shí)回到0，并且輸出一個(gè)高電平。</p><p>　　3.3.2分計(jì)時(shí)器（VHDL語(yǔ)言編譯）</p><p>　　其代碼（VHDL語(yǔ)言）如下：</p><p>　　LIBRARY iee

56、e;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　ENTITY minute IS</p><p><b>　　PORT(</b></p><p>　　clk

57、, clk1,reset,sethour : INSTD_LOGIC;</p><p>　　enhour : OUTSTD_LOGIC;</p><p>　　daout: out std_logic_vector (6 downto 0));</p><p>　　END entity minute;</p><p>　　ARCHITECT

58、URE fun OF minute IS</p><p>　　SIGNAL count: STD_LOGIC_VECTOR( 6 downto 0);</p><p><b>　　BEGIN</b></p><p>　　daout <= count;</p><p>　　process ( clk,reset,se

59、thour) </p><p><b>　　begin </b></p><p>　　if (reset='0') then</p><p>　　count <= "0000000";</p><p>　　elsif (sethour='0') then</

60、p><p>　　enhour <= clk1;</p><p>　　elsif (clk' event and clk='1') then</p><p>　　if (count(3 downto 0)="1001") then</p><p>　　if (count <16#60#) th

61、en</p><p>　　if (count="1011001") then</p><p>　　enhour<='1'; </p><p>　　count<="0000000"; </p><p><b>　　E

62、LSE</b></p><p>　　count<=count+7; </p><p><b>　　end if;</b></p><p><b>　　else </b></p><p>　　count<="0000000";</p><

63、p><b>　　end if;</b></p><p>　　elsif(count <16#60#) then </p><p>　　count <= count + 1;</p><p>　　enhour<='0' after 100 ns;</p><p><b>　

64、　else</b></p><p>　　count<="0000000";</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p&g

65、t;<b>　　END fun;</b></p><p>　　在分計(jì)時(shí)器的clkm輸入一個(gè)周期為5ns的時(shí)鐘信號(hào)；清0端（reset）前面一小段（100ns）為低電平，后面均為高電平；置數(shù)端（set）前面一小段（200ns）為低電平，后面均為高電平；分重置端（m1）可設(shè)置數(shù)值為50分，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形：</p><p>　　圖3-2 分計(jì)時(shí)器信號(hào)&l

66、t;/p><p>　　由上述波形可以清楚的看到：當(dāng)清0信號(hào)（reset）無(wú)效時(shí)，分計(jì)時(shí)器置數(shù)，從50分開(kāi)始計(jì)數(shù)，到59秒時(shí)回到0，并且從enmin輸出一個(gè)高電平。</p><p>　　3、時(shí)計(jì)時(shí)器（hour）</p><p>　　在時(shí)計(jì)時(shí)器的clkh輸入一個(gè)周期為5ns的時(shí)鐘信號(hào)；清0端（reset）前面一小段（100ns）為低電平，后面均為高電平；置數(shù)端（set）前面

67、一小段（200ns）為低電平，后面均為高電平；時(shí)重置端（h1）可設(shè)置數(shù)值為20時(shí)，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形：</p><p>　　圖3-3 時(shí)計(jì)時(shí)器信號(hào)</p><p>　　由上述波形可以清楚的看到：當(dāng)清0信號(hào)（reset）無(wú)效時(shí)，時(shí)計(jì)時(shí)器置數(shù)，從20時(shí)開(kāi)始計(jì)數(shù)，到23時(shí)回到0，并且從enhour輸出一個(gè)高電平。</p><p>　　3.3.3時(shí)計(jì)時(shí)器（V

68、HDL語(yǔ)言）</p><p><b>　　代碼如下： </b></p><p>　　LIBRARY ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　E

69、NTITY hour IS</p><p><b>　　PORT(</b></p><p>　　clk,reset: INSTD_LOGIC;</p><p>　　daout: out std_logic_vector (5 downto 0));</p><p>　　END entity hour;</p>

70、;<p>　　ARCHITECTURE fun OF hour IS</p><p>　　SIGNAL count: STD_LOGIC_VECTOR( 5 downto 0);</p><p><b>　　BEGIN</b></p><p>　　daout <= count;</p><p>　　p

71、rocess ( clk,reset) </p><p><b>　　begin </b></p><p>　　if (reset='0') then</p><p>　　count <= "000000";</p><p>　　elsif (clk' event and

72、 clk='1') then</p><p>　　if (count(3 downto 0)="1001") then</p><p>　　if (count <16#24#) then</p><p>　　count<=count + 7; </p><p><b>　　else &

73、lt;/b></p><p>　　count<="000000";</p><p><b>　　end if;</b></p><p>　　elsif(count <16#24#) then </p><p>　　count <= count + 1;</p>&

74、lt;p><b>　　else </b></p><p>　　count<="000000";</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;&

75、lt;/p><p><b>　　END fun;</b></p><p>　　時(shí)計(jì)時(shí)器是一個(gè)24進(jìn)制的計(jì)數(shù)器，它從分組件的脈沖信號(hào)輸出端接受脈沖信號(hào)，每當(dāng)一個(gè)脈沖信號(hào)來(lái)時(shí)，時(shí)就自動(dòng)加1，并且輸出個(gè)信號(hào)給時(shí)組件，直到計(jì)滿(mǎn)24，再將本身清零。該組件還能對(duì)時(shí)進(jìn)行數(shù)字調(diào)整，并可以將其全部清零。</p><p>　　3.3.4時(shí)間顯示Deled（VHDL語(yǔ)言

76、）</p><p><b>　　代碼如下：</b></p><p>　　LIBRARY ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　ENTITY

77、deled IS</p><p>　　PORT(num: INstd_logic_vector( 3 downto 0);</p><p>　　led: OUT std_logic_vector(6 downto 0));</p><p>　　END deled;</p><p>　　ARCHITECTURE fun OF deled

78、IS</p><p><b>　　BEGIN</b></p><p>　　led <= "1111110" when num= "0000" else</p><p>　　"0110000" when num= "0001" else</p>&

79、lt;p>　　"1101101" when num= "0010" else</p><p>　　"1111001" when num= "0011" else</p><p>　　"0110011" when num= "0100" else</p>

80、<p>　　"1011011" when num= "0101" else</p><p>　　"1011111" when num= "0110" else</p><p>　　"1110000" when num= "0111" else</p>

81、;<p>　　"1111111" when num= "1000" else</p><p>　　"1111011" when num= "1001" else</p><p>　　"1110111" when num= "1010" else</p&

82、gt;<p>　　"0011111" when num= "1011" else</p><p>　　"1001110" when num= "1100" else</p><p>　　"0111101" when num= "1101" else</

83、p><p>　　"1001111" when num= "1110" else</p><p>　　"1000111" when num= "1111" ;</p><p><b>　　END fun;</b></p><p>　　Deled模塊

84、是一個(gè)簡(jiǎn)單的電路，它的功能將時(shí)、分、秒三個(gè)組件中所計(jì)的數(shù)編碼后，能對(duì)應(yīng)在七段數(shù)碼管山顯示成數(shù)字形式。</p><p>　　3.3.5報(bào)時(shí)模塊alert（VHDL語(yǔ)言）</p><p><b>　　代碼如下：</b></p><p>　　LIBRARY ieee;</p><p>　　use ieee.std_logic_

85、1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　ENTITY alert IS</p><p><b>　　PORT(</b></p><p>　　clk : INSTD_LOGIC;</p><p>　　dain

86、: INSTD_LOGIC_VECTOR(6 DOWNTO 0);</p><p>　　speak: OUTSTD_LOGIC;</p><p>　　lamp : OUT STD_LOGIC_VECTOR(2 DOWNTO 0));</p><p>　　END alert ;</p><p>　　ARCHITECTURE fun OF

87、alert IS</p><p>　　signal count : std_logic_vector( 1 downto 0);</p><p>　　signal count1: std_logic_vector( 1 downto 0);</p><p><b>　　BEGIN</b></p><p>　　speake

88、r:process (clk)</p><p><b>　　begin </b></p><p>　　speak <= count1(1);</p><p>　　if (clk 'event and clk= '1') then</p><p>　　if (dain = "0000

89、00") then</p><p>　　if (count1>="10") then </p><p>　　count1<="00";</p><p><b>　　else</b></p><p>　　count1 <= count1 + 1;</

90、p><p><b>　　end if; </b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process speaker;</p><p>　　lamper:proc

91、ess(clk)</p><p><b>　　begin</b></p><p>　　if (rising_edge(clk))then </p><p>　　if (count <= "10") then</p><p>　　if (count ="00") then<

92、;/p><p>　　lamp <= "001" ;</p><p>　　elsif (count = "01") then</p><p>　　lamp <= "010" ;</p><p>　　elsif(count="10") then </p&

93、gt;<p>　　lamp <= "100" ;</p><p><b>　　end if;</b></p><p>　　count <= count + 1;</p><p><b>　　else </b></p><p>　　count <=

94、"00";</p><p><b>　　end if;</b></p><p>　　end if; </p><p>　　end process lamper;</p><p><b>　　END fun ;</b></p><p>　　清0端

95、（reset）前面一小段（200ns）為低電平，后面均為高電平；設(shè)置min的值，使其分別為……58分、59分、00分、01分、02分、03分……，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形：</p><p>　　圖3-4 報(bào)時(shí)模式信號(hào)圖</p><p>　　由上述波形可以清楚的看到：alarm在0分時(shí)輸出高電平，并且持續(xù)至min不為0。</p><p>　　3.3.6譯碼模

96、塊seltime（VHDL語(yǔ)言）</p><p><b>　　代碼如下：</b></p><p>　　LIBRARY ieee;</p><p>　　use ieee.std_logic_1164.all</p><p>　　use ieee.std_logic_unsigned.all;</p><

97、p>　　use ieee.std_logic_arith.all;</p><p>　　ENTITY seltime IS</p><p><b>　　PORT(</b></p><p>　　clk1, reset: INSTD_LOGIC;</p><p>　　sec,min : INSTD_LOGIC_VE

98、CTOR(6 downto 0);</p><p>　　hour : in std_logic_vector (5 downto 0);</p><p>　　daout: OUTSTD_LOGIC_vector (3 downto 0);</p><p>　　sel : out std_logic_vector ( 2 downto 0));</p>

99、<p>　　END seltime;</p><p>　　ARCHITECTURE fun OF seltime IS</p><p>　　SIGNAL count: STD_LOGIC_vector ( 2 downto 0);</p><p><b>　　BEGIN</b></p><p>　　sel

100、<= count;</p><p>　　process ( clk1,reset)</p><p><b>　　begin </b></p><p>　　if (reset ='0') then</p><p>　　count <= "000";</p>&l

101、t;p>　　elsif (clk1 'event and clk1='1') then</p><p>　　if ( count >= "101") then</p><p>　　count <= "000";</p><p><b>　　else </b><

102、;/p><p>　　count <= count + 1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　case count is</p><p>　　when "000"

103、=> daout <= sec(3 downto 0);</p><p>　　when "001" => daout(3) <= '0';</p><p>　　daout(2 downto 0) <= sec (6 downto 4);</p><p>　　when "010" =

104、> daout <= min (3 downto 0);</p><p>　　when "011" => daout(3) <= '0';</p><p>　　daout(2 downto 0) <= min (6 downto 4);</p><p>　　when "100" =

105、> daout <= hour (3 downto 0);</p><p>　　when others => daout(3 downto 2) <= "00";</p><p>　　daout(1 downto 0) <= hour(5 downto 4);</p><p><b>　　end case;

106、</b></p><p>　　end process;</p><p>　　譯碼模塊時(shí)時(shí)鐘顯示的最重要的部件，它的功能時(shí)將時(shí)、分、秒共六位譯碼輸出顯示在六位的led顯示器上。它的時(shí)鐘信號(hào)應(yīng)接到一個(gè)高頻脈沖信號(hào)源上，這樣，由于刷新的時(shí)間間隔很短，所以，led顯示器才能一直持續(xù)的亮著。</p><p>　　第4章 數(shù)字鐘的頂層文件設(shè)計(jì)</p>

107、<p><b>　　4.1設(shè)計(jì)說(shuō)明</b></p><p>　　建立數(shù)字鐘的頂層文件就是將已經(jīng)設(shè)計(jì)好的各個(gè)功能組件組合調(diào)用，連成一個(gè)整體，使整個(gè)系統(tǒng)按照設(shè)計(jì)要求在實(shí)際中工作起來(lái)。</p><p><b>　　4.2頂層文件程序</b></p><p><b>　　代碼如下：</b></

108、p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity clock_top is</p><p>　　port (clk,reset,setmin,sethour,clkdsp:in std_logic;</p><p>

109、　　speaker:out std_logic;</p><p>　　lamp:out std_logic_vector(2 downto 0);</p><p>　　sel:out std_logic_vector(2 downto 0);</p><p>　　a,b,c,d,e,f,g,dp:out std_logic);</p><

110、p>　　end clock_top;</p><p>　　--*************************************************</p><p>　　architecture a of clock_top is</p><p>　　--***********************************************

111、**</p><p>　　--second counter</p><p>　　COMPONENT second</p><p><b>　　PORT(</b></p><p>　　clk, reset,setmin: INSTD_LOGIC;</p><p>　　daout:out std_

112、logic_vector(6 downto 0);</p><p>　　enmin: OUTSTD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　--*************************************************</p><p>　　-- minute counte

113、r</p><p>　　COMPONENT minute</p><p><b>　　PORT(</b></p><p>　　clk, clk1,reset,sethour: INSTD_LOGIC;</p><p>　　enhour: OUTSTD_LOGIC;</p><p>　　daou

114、t:out std_logic_vector(6 downto 0));</p><p>　　END COMPONENT;</p><p>　　--*************************************************</p><p>　　--hour counter</p><p>　　COMPONENT ho

115、ur</p><p>　　PORT(clk, reset: INSTD_LOGIC;daout:out std_logic_vector(5 downto 0));</p><p>　　END COMPONENT;</p><p>　　--*************************************************</p>

116、<p>　　COMPONENT alert</p><p><b>　　PORT(</b></p><p>　　clk: INSTD_LOGIC;</p><p>　　dain:in std_logic_vector(6 downto 0);</p><p>　　lamp:out std_logic_vec

117、tor(2 downto 0);</p><p>　　speak: OUTSTD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　--*************************************************</p><p>　　COMPONENT seltime</p&g

118、t;<p><b>　　PORT(</b></p><p>　　clk1, reset: INSTD_LOGIC;</p><p>　　sec,min:in std_logic_vector(6 downto 0);</p><p>　　hour:in std_logic_vector(5 downto 0);</p>

119、;<p>　　daout:out std_logic_vector(3 downto 0);</p><p>　　sel: OUTSTD_LOGIC_vector(2 downto 0));</p><p>　　END COMPONENT;</p><p>　　--******************************************

120、*******</p><p>　　COMPONENT deled</p><p><b>　　PORT(</b></p><p>　　num: INSTD_LOGIC_vector(3 downto 0);</p><p>　　led:out std_logic_vector(6 downto 0));</p

121、><p>　　END COMPONENT;</p><p>　　--*************************************************</p><p>　　signal ledout:std_logic_vector(6 downto 0);</p><p>　　signal enmin_re,enhour_re

122、: std_logic;</p><p>　　signal second_daout,minute_daout:std_logic_vector(6 downto 0);</p><p>　　signal hour_daout:std_logic_vector(5 downto 0);</p><p>　　signal seltime_daout:std_logic

123、_vector(3 downto 0);</p><p>　　--*************************************************</p><p><b>　　begin</b></p><p>　　a<=ledout(0);</p><p>　　b<=ledout(1);&

124、lt;/p><p>　　c<=ledout(2);</p><p>　　d<=ledout(3);</p><p>　　e<=ledout(4);</p><p>　　f<=ledout(5);</p><p>　　g<=ledout(6);</p><p><b

125、>　　dp<='0';</b></p><p>　　u1: second port map(</p><p>　　reset=>reset,</p><p>　　clk=>clk,</p><p>　　setmin=>setmin,</p><p>　　

126、enmin=>enmin_re,</p><p>　　daout=>second_daout);</p><p>　　u2:minute port map(</p><p>　　clk=>enmin_re,</p><p>　　clk1=>clk,</p><p>　　reset=&

127、gt;reset,</p><p>　　sethour=>sethour,</p><p>　　enhour=>enhour_re,</p><p>　　daout=>minute_daout);</p><p>　　u3:hour port map(</p><p>　　clk=>e