eda選擇題

1、1在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（C）A.仿真器B.綜合器C.適配器D.下載器2在執(zhí)行MAXPLUSⅡ的（D）命令，可以精確分析設(shè)計(jì)電路輸入與輸出波形間的延時(shí)量。A.CreatedefaultsymbolB.pilerD.TimingAnalyzer3VHDL常用的庫(kù)是（A）A.IEEEB.STDC.WKD.PACKAGE4下面既是并行語(yǔ)句又是串行語(yǔ)句的是（C）A.變量賦值B.信號(hào)賦值C.PROCESS語(yǔ)句D.W

2、HEN…ELSE語(yǔ)句5在VHDL中，用語(yǔ)句（D）表示clock的下降沿。A.clock’EVENTB.clock’EVENTclock=’1’C.clock=’0’D.clock’EVENTclock=’0’1IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_(kāi)_A__。A.軟IPB.固IPC.硬IPD.都不是2綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描

3、述中，__D__是錯(cuò)誤的。A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；B.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGACPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。3大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)

4、與工作原理的描述中，正確的是__C__。A.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；B.FPGA是全稱為復(fù)雜可編程邏輯器件；C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。4進(jìn)程中的變量賦值語(yǔ)句，其變量更新是_A__。A.立即完成；B.按順序完成；C.在進(jìn)程的最后完成；D.都不對(duì)。5VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)

5、構(gòu)體兩部分，結(jié)構(gòu)體描述__D__。A.器件外部特性；B.器件的綜合約束；C.器件外部特性與內(nèi)部功能；A.器件外部特性B.器件的內(nèi)部功能C.器件外部特性與內(nèi)部功能D.器件的綜合約束7.電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中___A___不屬于面積優(yōu)化。P238A.流水線設(shè)計(jì)B.資源共享C.邏輯優(yōu)化D.串行化8.進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是___B____。P134A

6、.立即完成B.在進(jìn)程的最后完成C.按順序完成D.都不對(duì)9.不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)__A__。P147A.時(shí)序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)控制電路10.狀態(tài)機(jī)編碼方式中，其中__A__占用觸發(fā)器較多，但其簡(jiǎn)單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221A.一位熱碼編碼B.順序編碼C.狀態(tài)位直接輸出型編碼D.格雷碼編碼1IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)

7、言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_(kāi)____D_____。A.瘦IPB.固IPC.胖IPD.都不是2綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，____D_____是錯(cuò)誤的。A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；B.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGACPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D.綜合

8、可理解為一種映射過(guò)程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。3大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是__C_C__。A.FPGA全稱為復(fù)雜可編程邏輯器件；B.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。4進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是___C_