eda選擇題含答案

1、一、選擇題：（一、選擇題：（2020分）分）1大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是：___D__A.CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件B.CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱C.早期的CPLD是從FPGA的結(jié)構(gòu)擴展而來D.在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)2基于VHDL設(shè)計的仿真包括有①門級時序仿真、②行為仿真、③功能仿真和④前端功能仿真這四種

2、，按照自頂向下的設(shè)計流程，其先后順序應(yīng)該是：_________DA①②③④B.②①④③C④③②①D②④③①3IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對于固IP的正確描述為：__________DA提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路B提供設(shè)計的最總產(chǎn)品——模型庫C以可執(zhí)行文件的形式提交用戶，完成了綜合的功能塊D都不是4下面對利用原理圖輸入設(shè)計方

3、法進行數(shù)字電路系統(tǒng)設(shè)計，哪一種說法是正確的：__________BA原理圖輸入設(shè)計方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計B原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法C原理圖輸入設(shè)計方法無法對電路進行功能描述D原理圖輸入設(shè)計方法不適合進行層次化設(shè)計5在VHDL語言中，下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是：_______DAPROCESS為一無限循環(huán)語句B敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后

4、，等待下一次進程啟動C當前進程中聲明的變量不可用于其他進程D進程由說明語句部分、并行語句部分和敏感信號參數(shù)表三部分組成6對于信號和變量的說法，哪一個是不正確的：_________AA信號用于作為進程中局部數(shù)據(jù)存儲單元B變量的賦值是立即完成的C信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用D變量和信號的賦值符號不一樣7下列狀態(tài)機的狀態(tài)編碼，_________方式有“輸出速度快、難以有效控制非法狀態(tài)出D.原理圖HDL文本輸入→適配→時序仿真→編程下載

5、→功能仿真→綜合→硬件測試2綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，_A________是錯誤的。A.綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程并且該過程與器件硬件結(jié)構(gòu)無關(guān)B.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束C.綜合可以理解為將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，映射結(jié)果不唯一D.綜合就是將電路的高

6、級語言轉(zhuǎn)化成低級的，可與FPGACPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件3FPGA的可編程是主要基于什么結(jié)構(gòu)：___A_______A.查找表（LUT）B.ROM可編程C.PAL可編程D.與或陣列可編程4IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為：___D_______A.胖IPB.瘦IPC.硬IPD.都不是5串行化設(shè)計是一種優(yōu)化方式，下列哪一項對串行化設(shè)計

7、描述正確：____C_____A.面積優(yōu)化方法，同時有速度優(yōu)化效果B.速度優(yōu)化方法，不會有面積優(yōu)化效果C.面積優(yōu)化方法，不會有速度優(yōu)化效果D.速度優(yōu)化方法，可能會有面積優(yōu)化效果6在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是：____B_____A.ifclkeventclk=1thenB.ifclkstablenotclk=1thenC.ifrising_edge(clk)thenD.ifnotclkstableclk=1the