邏輯電平lvds

1、在通用的電子器件設備中，TTL和CMOS電路的應用非常廣泛。但是面對現(xiàn)在系統(tǒng)日益復雜，傳輸?shù)臄?shù)據(jù)量越來越大，實時性要求越來越高，傳輸距離越來越長的發(fā)展趨勢，掌握高速數(shù)據(jù)傳輸?shù)倪壿嬰娖街R和設計能力就顯得更加迫切了。1幾種常用高速邏輯電平幾種常用高速邏輯電平1.1LVDS電平LVDS（LowVoltageDifferentialSignal）即低電壓差分信號，LVDS接口又稱RS644總線接口，是20世紀90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口

2、技術。摘要摘要LVDS、ECL、CML等是目前應用較多的幾種用于高速傳輸?shù)倪壿嬰娖?。本文介紹每種邏輯電平的接口原理、特點、設計及應用場合歸納比較它們的特性最后舉例說明不同邏輯電平之間的互連。關鍵詞關鍵詞LVDSECLCML邏輯電平在通用的電子器件設備中TTL和CMOS電路的應用非常廣泛。但是面對現(xiàn)在系統(tǒng)日益復雜傳輸?shù)臄?shù)據(jù)量越來越大實時性要求越來越高傳輸距離越來越長的發(fā)展趨勢掌握高速數(shù)據(jù)傳輸?shù)倪壿嬰娖街R和設計能力就顯得更加迫切了。1幾種

3、常用高速邏輯電平幾種常用高速邏輯電平1.1LVDS電平LVDS（LowVoltageDifferentialSignal）即低電壓差分信號LVDS接口又稱RS644總線接口是20世紀90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術。LVDS的典型工作原理如圖1所示。最基本的LVDS器件就是LVDS驅動器和接收器。LVDS的驅動器由驅動差分線對的電流源組成電流通常為3.5mA。LVDS接收器具有很高的輸入阻抗因此驅動器輸出的大部分電流都流過100Ω

4、的匹配電阻并在接收器的輸入端產(chǎn)生大約350mV的電壓。當驅動器翻轉時它改變流經(jīng)電阻的電流方向因此產(chǎn)生有效的邏輯“1”和邏輯“0”狀態(tài)。圖1LVDS驅動器與接收器互連示意圖2ECL驅動器與接收器連接示意ECL電路的最大特點是其基本門電路工作在非飽和狀態(tài)因此ECL又稱為非飽和性邏輯。也正因為如此ECL電路的最大優(yōu)點是具有相當高的速度。這種電路的平均延遲時間可達幾個ns數(shù)量級甚至更少。傳統(tǒng)的ECL以VCC為零電壓VEE為5.2V電源VOH=V

5、CC0.9V=0.9VVOL=VCC1.7V=1.7V所以ECL電路的邏輯擺幅較小（僅約0.8V）。當電路從一種狀態(tài)過渡到另一種狀態(tài)時對寄生電容的充放電時間將減少這也是ECL電路具有高開關速度的重要原因。另外ECL電路是由一個差分對管和一對射隨器組成的所以輸入阻抗大輸出阻抗小驅動能力強信號檢測能力高差分輸出抗共模干擾能力強但是由于單元門的開關管對是輪流導通的對整個電路來講沒有“截止”狀態(tài)所以電路的功耗較大。如果省掉ECL電路中的負電源采

6、用正電源的系統(tǒng)(5V)可將VCC接到正電源而VEE接到零點。這樣的電平通常被稱為PECL（PositiveEmitterCoupledLogic）。如果采用3.3V供電則稱為LVPECL。當然此時高低電平的定義也是不同的。它的電路如圖3、4所示。其中輸出射隨器工作在正電源范圍內(nèi)其電流始終存在。這樣有利于提高開關速度而且標準的輸出負載是接50Ω至VCC2V的電平上。在使用PECL電路時要注意加電源去耦電路以免受噪聲的干擾。輸出采用交流耦合

7、還是直流耦合對負載網(wǎng)絡的形式將會提出不同的需求。直流耦合的接口電路有兩種工作模式：其一對應于近距離傳送的情況采用發(fā)送端加到地偏置電阻接收端加端接電阻模式其二對應于較遠距離傳送的情況采用接收端通過電阻對提供截止電平VTT和50Ω的匹配負載的模式。以上都有標準的工作模式可供參考不必贅述。對于交流耦合的接口電路也有一種標準工作模式即發(fā)送端加到地偏置電阻耦合電容靠近發(fā)送端放置接收端通過電阻對提供共模電平VBB和50Ω的匹配負載的模式。(P)EC