d觸發(fā)器&雙d觸發(fā)器

1、D觸發(fā)器目錄目錄簡(jiǎn)介工作原理特征VHDL語言設(shè)計(jì)編輯本段簡(jiǎn)介邊沿D觸發(fā)器電平觸發(fā)的主從觸發(fā)器工作時(shí)，必須在正跳沿前加入輸入信號(hào)。如果在CP高電平期間輸入端出現(xiàn)干擾信號(hào)，那么就有可能使觸發(fā)器的狀態(tài)出錯(cuò)。而邊沿觸發(fā)器允許在CP觸發(fā)沿來到前一瞬間加入輸入信號(hào)。這樣，輸入端受干擾的時(shí)間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器也稱為維持阻塞邊沿D觸發(fā)器。電路結(jié)構(gòu)該觸發(fā)器由6個(gè)與非門組成，其中G1和G2構(gòu)成基本RS觸發(fā)器。編輯本段工作原理SD

2、和RD接至基本RS觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。當(dāng)SD=0且RD=1時(shí)不論輸入端D為何種狀態(tài)，都會(huì)使Q=1，Q非=0，即觸發(fā)器置1；當(dāng)SD=1且RD=0時(shí)，觸發(fā)器的狀態(tài)為0SD和RD通常又稱為直接置1和置0端。我們?cè)O(shè)它們均已加入了高電平，不影響電路的工作。工作過程如下：1.CP=0時(shí)，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時(shí)，由于Q3至Q5和Q4至Q6的反饋信號(hào)將這兩個(gè)門打開，因此可接收輸

3、入信號(hào)D，Q5=D非，Q6=Q5非=D。2.當(dāng)CP由0變1時(shí)觸發(fā)器翻轉(zhuǎn)。這時(shí)G3和G4打開，它們的輸入Q3和Q4的狀態(tài)由G5和G6的輸出狀態(tài)決定。Q3=Q5非=D，Q4=Q6非=D非。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3=D。3.觸發(fā)器翻轉(zhuǎn)后，在CP=1時(shí)輸入信號(hào)被封鎖。這是因?yàn)镚3和G4打開后，它們的輸出Q3和Q4的狀態(tài)是互補(bǔ)的即必定有一個(gè)是0，若Q3為0，則經(jīng)G3輸出來。輸入信號(hào)到達(dá)D端以后，要經(jīng)過一級(jí)門電路的傳輸延遲時(shí)間G5的

4、輸出狀態(tài)才能建立起來而G6的輸出狀態(tài)需要經(jīng)過兩級(jí)門電路的傳輸延遲時(shí)間才能建立因此D端的輸入信號(hào)必須先于CP的上升沿到達(dá)，而且建立時(shí)間應(yīng)滿足：tset≥2tpd。2.保持時(shí)間：由圖7.8.1可知，為實(shí)現(xiàn)邊沿觸發(fā)應(yīng)保證CP=1期間門G5的輸出狀態(tài)不變不受D端狀態(tài)變化的影響。為此，在D=0的情況下，當(dāng)CP上升沿到達(dá)以后還要等門G3輸出的低電平返回到門G5的輸入端以后D端的低電平才允許改變。因此輸入低電平信號(hào)的保持時(shí)間為tHL≥tpd。在D=1

5、的情況下，由于CP上升沿到達(dá)后G4的輸出將G3封鎖，所以不要求輸入信號(hào)繼續(xù)保持不變故輸入高電平信號(hào)的保持時(shí)間tHH=0。3.傳輸延遲時(shí)間：由圖7.8.3不難推算出，從CP上升沿到達(dá)時(shí)開始計(jì)算輸出由高電平變?yōu)榈碗娖降膫鬏斞舆t時(shí)間tPHL和由低電平變?yōu)楦唠娖降膫鬏斞舆t時(shí)間tPLH分別是:tPHL=3tpdtPLH=2tpdD觸發(fā)器4.最高時(shí)鐘頻率：為保證由門G1～G4組成的同步RS觸發(fā)器能可靠地翻轉(zhuǎn)，CP高電平的持續(xù)時(shí)間應(yīng)大于tPHL所以時(shí)

6、鐘信號(hào)高電平的寬度tWH應(yīng)大于tPHL。而為了在下一個(gè)CP上升沿到達(dá)之前確保門G5和G6新的輸出電平得以穩(wěn)定地建立，CP低電平的持續(xù)時(shí)間不應(yīng)小于門G4的傳輸延遲時(shí)間和tset之和，即時(shí)鐘信號(hào)低電平的寬度tWL≥tsettpd，因此得到:最后說明一點(diǎn)，在實(shí)際集成觸發(fā)器中，每個(gè)門傳輸時(shí)間是不同的，并且作了不同形式的簡(jiǎn)化，因此上面討論的結(jié)果只是一些定性的物理概念。其真實(shí)參數(shù)由實(shí)驗(yàn)測(cè)定。z在考慮建立保持時(shí)間時(shí)，應(yīng)該考慮時(shí)鐘樹向后偏斜的情況，在考