ddr走線

1、DDR內(nèi)存布線指導(dǎo)(Micron觀點(diǎn))DDR內(nèi)存布線指導(dǎo)(Micron觀點(diǎn))DDR內(nèi)存布線指導(dǎo)在現(xiàn)代高速數(shù)字電路的設(shè)計(jì)過(guò)程中，工程師總是不可避免的會(huì)與DDR或者DDR2，SDRAM打交道。DDR的工作頻率很高，因此，DDR的Layout也就成為了一個(gè)十分關(guān)鍵的問(wèn)題，很多時(shí)候，DDR的布線直接影響著信號(hào)完整性。下面本文針對(duì)DDR的Layout問(wèn)題進(jìn)行討論。（Micron觀點(diǎn)）信號(hào)引腳說(shuō)明VSS為數(shù)字地，VSSQ為信號(hào)地，若無(wú)特別說(shuō)明，兩者

2、是等效的。VDD為器件內(nèi)核供電，VDDDQ為器件的DQ和IO供電，若無(wú)特別說(shuō)明，兩者是等效的。對(duì)于DRAM來(lái)說(shuō)，定義信號(hào)組如下：數(shù)字信號(hào)組DQ，DQS，xDM，其中每個(gè)字節(jié)又是內(nèi)部的一個(gè)信道Lane組，如DQ0~DQ7，DQS，LDM為一個(gè)信號(hào)組。地址信號(hào)組：ADDRESS命令信號(hào)組：CAS#，RAS#，WE#控制信號(hào)組：CS#，CKE時(shí)鐘信號(hào)組：CK，CK#印制電路板疊層，PCBStackups推薦使用6層電路板，分布如下：電路板的阻

3、抗控制在50~60ohm印制電路板的厚度選擇為1.57mm(62mil)填充材料Prepreg厚度可變化范圍是4~6mil電路板的填充材料的介電常數(shù)一般變化范圍是3.6~4.5，它的數(shù)值隨著頻率，溫度等因素變化。FR4就是一種典型的介電材料，在100MHz時(shí)的平均介電常數(shù)為4.2。推薦使用FR4作為PCB的填充材料，因?yàn)樗阋耍偷奈鼭裥阅?，更低的電?dǎo)性。一般來(lái)說(shuō)：DQ，DQS和時(shí)鐘信號(hào)線選擇VSS作為參考平面，因?yàn)閂SS比較穩(wěn)定，不

4、易受到干擾；地址命令控制信號(hào)線選擇VDD作為參考平面，因?yàn)檫@些信號(hào)線本身就含有噪聲。電路板的可擴(kuò)展性根據(jù)JEDEC標(biāo)準(zhǔn)，不同容量的內(nèi)存芯片一般引腳兼容，為了實(shí)現(xiàn)電路板的可擴(kuò)展性，可以做如下處理，如128Mb與256Mb的兼容應(yīng)用。未用的DQ引腳對(duì)于x16的DDR器件來(lái)說(shuō)，未用的引腳要作一定的處理。例如x16的DDR來(lái)說(shuō)，DQ15：DQ8未用，則處理如下，將相關(guān)的UDMDQMH拉高用來(lái)屏蔽DQ線，DQ15：DQ8通過(guò)1~10k的電阻接地用

5、來(lái)阻止迸發(fā)寫時(shí)的噪聲。端接技術(shù)串行端接，主要應(yīng)用在負(fù)載DDR器件不大于4個(gè)的情況下。對(duì)于雙向IO信號(hào)來(lái)說(shuō)，例如DQ，串行端接電阻Rs放置在走線的中間，用來(lái)抑制振鈴，過(guò)沖和下沖。DQtoDQSS2812—milDQSinbyte#1toDQSinbytelane#2S1———mil1DQDMS2812—milAddressAdjacentaddresslinesS1612—milAddresslinesS2612—milCommContr