d 觸發(fā)器

1、簡介邊沿D觸發(fā)器電平觸發(fā)的主從觸發(fā)器工作時，必須在正跳沿前加入輸入信號。如果在CP高電平期間輸入端出現(xiàn)干擾信號，那么就有可能使觸發(fā)器的狀態(tài)出錯。而邊沿觸發(fā)器允許在CP觸發(fā)沿來到前一瞬間加入輸入信號。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器也稱為維持阻塞邊沿D觸發(fā)器。英文全稱為dataflipflop或delayflipflop。電路結(jié)構(gòu)該觸發(fā)器由6個與非門組成，其中G1和G2構(gòu)成基本RS觸發(fā)器。編輯本段工作

2、原理SD和RD接至基本RS觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。當SD=1且RD=0時不論輸入端D為何種狀態(tài)，都會使Q=0，Q非=1，即觸發(fā)器置0；當SD=0且RD=1時，Q=1，Q非=0，觸發(fā)器置1SD和RD通常又稱為直接置1和置0端。我們設(shè)它們均已加入了高電平，不影響電路的工作。工作過程如下：1.CP=0時，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時，由于Q3至Q5和Q4至Q6的反饋信號將這兩個

3、門打開，因此可接收輸入信號D，Q5=D，Q6=Q5非=D非。波形圖(CPDQ)編輯本段脈沖特性1.建立時間:由圖7.8.4維持阻塞觸發(fā)器的電路可見由于CP信號是加到門G3和G4上的因而在CP上升沿到達之前門G5和G6輸出端的狀態(tài)必須穩(wěn)定地建立起來。輸入信號到達D端以后，要經(jīng)過一級門電路的傳輸延遲時間G5的輸出狀態(tài)才能建立起來而G6的輸出狀態(tài)需要經(jīng)過兩級門電路的傳輸延遲時間才能建立因此D端的輸入信號必須先于CP的上升沿到達，而且建立時間應(yīng)

4、滿足：tset≥2tpd。2.保持時間：由圖7.8.1可知，為實現(xiàn)邊沿觸發(fā)應(yīng)保證CP=1期間門G5的輸出狀態(tài)不變不受D端狀態(tài)變化的影響。為此，在D=0的情況下，當CP上升沿到達以后還要等門G3輸出的低電平返回到門G5的輸入端以后D端的低電平才允許改變。因此輸入低電平信號的保持時間為tHL≥tpd。在D=1的情況下，由于CP上升沿到達后G4的輸出將G3封鎖，所以不要求輸入信號繼續(xù)保持不變故輸入高電平信號的保持時間tHH=0。3.傳輸延遲時

5、間：由圖7.8.3不難推算出，從CP上升沿到達時開始計算輸出由高電平變?yōu)榈碗娖降膫鬏斞舆t時間tPHL和由低電平變?yōu)楦唠娖降膫鬏斞舆t時間tPLH分別是:tPHL=3tpdtPLH=2tpdD觸發(fā)器4.最高時鐘頻率：為保證由門G1～G4組成的同步RS觸發(fā)器能可靠地翻轉(zhuǎn)，CP高電平的持續(xù)時間應(yīng)大于tPHL所以時鐘信號高電平的寬度tWH應(yīng)大于tPHL。而為了在下一個CP上升沿到達之前確保門G5和G6新的輸出電平得以穩(wěn)定地建立，CP低電平的持續(xù)時