畢業(yè)論文-基于fpga六層電梯控制系統(tǒng)【精校排版】

1、<p>　　本科畢業(yè)設(shè)計（論文）</p><p><b>　?。?0 屆）</b></p><p>　　基于FPGA六層電梯控制系統(tǒng)</p><p><b>　　目 錄</b></p><p><b>　　摘要III</b></p><p>

2、;　　AbstractIV</p><p><b>　　第一章 緒論1</b></p><p>　　1.1 課題設(shè)計的背景1</p><p>　　1.2 課題設(shè)計的目的和意義1</p><p>　　1.3 課題設(shè)計思路與原理2</p><p>　　1.4 論文的組織結(jié)構(gòu)與安排

3、2</p><p>　　第二章 FPGA設(shè)計流程與方法4</p><p>　　2.1 EDA技術(shù)介紹4</p><p>　　2.2 FPGA簡介4</p><p>　　2.2.1 FPGA的基本結(jié)構(gòu)5</p><p>　　2.2.2 FPGA的特點6</p><p>　　2.

4、3 自頂向下（Top to Down）設(shè)計方法6</p><p>　　2.4 VHDL概述9</p><p>　　2.4.1 VHDL語言簡介9</p><p>　　2.4.2 VHDL設(shè)計的特點10</p><p>　　2.5 系統(tǒng)開發(fā)平臺11</p><p>　　2.5.1 QUARTUS簡介

5、11</p><p>　　2.5.3 Quartus II開發(fā)界面12</p><p>　　2.6 小結(jié)13</p><p>　　第三章 電梯控制方案確定14</p><p>　　3.1 基于PLC 技術(shù)的電梯控制設(shè)計方案14</p><p>　　3.2 PLC電梯的缺點14</p>

6、<p>　　3.3 基于EDA 技術(shù)的電梯控制設(shè)計方案15</p><p>　　3.3.1 內(nèi)部請求優(yōu)先控制方式16</p><p>　　3.3.2 單向?qū)訉油？刂品绞?6</p><p>　　3.3.3. 方向優(yōu)先控制方式17</p><p>　　3.4 總體方案決定17</p><p>

7、;　　第四章 電梯控制系統(tǒng)的模塊設(shè)計18</p><p>　　4.1 電梯控制原理方框圖18</p><p>　　4.1.1 外部數(shù)據(jù)高速采集模塊設(shè)計18</p><p>　　4.1.2 信號存儲模塊19</p><p>　　4.1.3 基于FPGA的中央處理模塊19</p><p>　　4.1.4

8、 信號的輸出、顯示模塊19</p><p>　　4.2 各模塊VHDL語言描述20</p><p>　　4.2.1 開關(guān)門控制20</p><p>　　4.2.2 內(nèi)外升降請求控制21</p><p>　　4.3 小結(jié)22</p><p>　　第五章 系統(tǒng)設(shè)計與仿真23</p>&

9、lt;p>　　5.1 新建項目23</p><p>　　5.1.1 輸入源程序23</p><p>　　5.1.2 創(chuàng)建工程24</p><p>　　5.2 編譯26</p><p>　　5.2.1 編譯26</p><p>　　5.2.2 查看編譯結(jié)果26</p><

10、p>　　5.3 電梯功能的實現(xiàn)與仿真27</p><p>　　5.3.1 仿真步驟27</p><p>　　5.3.2 電梯功能實現(xiàn)與仿真結(jié)果分析27</p><p>　　5.4 小結(jié)32</p><p>　　第六章 總結(jié)與展望33</p><p>　　6.1 總結(jié)33</p>

11、<p>　　6.2 展望33</p><p><b>　　參考文獻34</b></p><p><b>　　致謝35</b></p><p><b>　　附錄36</b></p><p>　　基于FPGA六層電梯控制系統(tǒng)</p><p

12、><b>　　摘 要</b></p><p>　　電梯作為現(xiàn)代化的產(chǎn)物，早在上個世紀就進入了我們的生活之中。本設(shè)計就是基于電子設(shè)計自動化（Electronic Design Automation）技術(shù)中的甚高速集成電路硬件描述語言（Very High Speed Integrated Circuit Hardware Description Language）語言所開發(fā)的六層電梯控制

13、程序。VHDL具有與具體硬件電路無關(guān)和設(shè)計平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面，表現(xiàn)了強大的生命力和應(yīng)用潛力。本文介紹了基于VHDL語言設(shè)計的電梯控制器，并進行了電路綜合和仿真。該控制器遵循方向優(yōu)先的原則，提供6個樓層多用戶的載客服務(wù)并指示電梯的運行情況。通過程序調(diào)試及運行仿真，結(jié)果表明，本程序可以完成：電梯運行所在樓層指示、電梯運行方向指示、關(guān)門延時設(shè)置、看門狗報警、超載報警

14、、故障報警等。關(guān)鍵詞：VHDL；控制器；EDA；電梯</p><p>　　The control system of six floors lift based on FPGA</p><p><b>　　Abstract</b></p><p>　　The lift , as the modernized result, are entere

15、d in our life in last century. This thesis designs the six - floor lift control on the basis of the electron basic on the electronic design automation(EDA) technology’s the very high-speed integrated circuit hardware des

16、cribe language(VHDL). VHDL has with the concrete hardware electric circuit has nothing to do with and designs the characteristic which the platform has nothing to do with, and has the good electric circuit behavior descr

17、iption and th</p><p>　　Keyword： VHDL, Controller, EDA, Elevator</p><p><b>　　第一章 緒論</b></p><p>　　1.1 課題設(shè)計的背景</p><p>　　隨著科學技術(shù)的發(fā)展、近年來，我國的電梯生產(chǎn)技術(shù)得到了迅速發(fā)展．一些電梯廠也

18、在不斷改進設(shè)計、修改工藝。更新?lián)Q代生產(chǎn)更新型的電梯，電梯主要分為機械系統(tǒng)與控制系統(tǒng)兩大部份，隨著自動控制理論與微電子技術(shù)的發(fā)展，電梯的拖動方式與控制手段均發(fā)生了很大的變化，交流調(diào)速是當前電梯拖動的主要發(fā)展方向。目前電梯控制系統(tǒng)主要有三種控制方式：繼電路控制系統(tǒng)(早期安裝的電梯多位繼電器控制系統(tǒng))、FPGA/CPLD控制系統(tǒng)、微機控制系統(tǒng)。繼電器控制系統(tǒng)由于故障率高、可靠性差、控制方式不靈活以及消耗功率大等缺點，目前已逐漸被淘汰。微機控制

19、系統(tǒng)雖在智能控制方面有較強的功能，但也存在抗擾性差，系統(tǒng)設(shè)計復雜，一般維修人員難以掌握其維修技術(shù)等缺陷。而FPGA/CPLD控制系統(tǒng)由于運行可靠性高，使用維修方便，抗干擾性強,設(shè)計和調(diào)試周期較短等優(yōu)點，倍受人們重視等優(yōu)點，已成為目前在電梯控制系統(tǒng)中使用最多的控制方式，目前也廣泛用于傳統(tǒng)繼電器控制系統(tǒng)的技術(shù)改造。</p><p>　　目前國內(nèi)七八十年代安裝的許多電梯電氣部分用繼電器接觸器控制系統(tǒng)，線路復雜，接線多，

20、故障率高，維修保養(yǎng)難，許多已處于閑置狀態(tài)，其拽引系統(tǒng)多采用交流雙速電機系統(tǒng)換速，效率低，調(diào)速性能指標較差，嚴重影響電梯運行質(zhì)量。由于這些電梯交流調(diào)壓調(diào)速系統(tǒng)，交流雙速電機拖動系統(tǒng)性能及乘坐舒適感較差，交流調(diào)壓調(diào)速系統(tǒng)屬能耗型調(diào)速的機械部分無大問題，為節(jié)約資金，大部分老式電梯用戶希望對電梯的電氣控制系統(tǒng)進行改造，提高電梯的運行性能。因此對電梯控制技術(shù)進行研究，尋找適合我國老式電梯的改造方法具有十分重要的意義[1] 。</p>

21、<p>　　電梯作為高層建筑物的重要交通工具與人們的工作和生活日益緊密聯(lián)系。FPGA/CPLD作為新一代工業(yè)控制器，以其高可靠性和技術(shù)先進性，在電梯控制中得到廣泛應(yīng)用，從而使電梯由傳統(tǒng)的繼電器控制方式發(fā)展為計算機控制的一個重要方向，成為當前電梯控制和技術(shù)改造的熱點之一[2]。</p><p>　　1.2 課題設(shè)計的目的和意義</p><p>　　采用可編程邏輯器件通過對器件內(nèi)

22、部的設(shè)計來實現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計方法．可以根據(jù)需要定義器件內(nèi)部邏輯和引出端，將電路板設(shè)計的大部分工作放在芯片的設(shè)計中進行，通過對芯片設(shè)計實現(xiàn)數(shù)字系統(tǒng)的邏輯功能。靈活的內(nèi)部功能塊組合，引出端定義等，可大大減輕電路設(shè)計和電路板設(shè)計的工作量和難度，有效的增強設(shè)計的靈活性，提高工作效糾。同時采用可編程邏輯器件，設(shè)計人員在實驗室可反復編程，修改錯誤，以期盡快開發(fā)產(chǎn)品，迅速占領(lǐng)市場。基于芯片的設(shè)計方法可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降

23、低能源消耗，提高系統(tǒng)性能和可靠性。</p><p>　　1.3 課題設(shè)計思路與原理</p><p>　　1）電梯的輸入信號分析</p><p>　　電梯的輸入信號分析主要包括外部輸入信號和內(nèi)部輸入信號的分析。對于電梯外部輸入信號：每層電梯門外需要有上升請求按鈕和下降請求按鈕，其中1樓門外只有上升請求按鈕，6層電梯門外只有下降請求按鈕。</p><

24、;p>　　電梯內(nèi)部輸入信號包括6個前往樓層按鈕、提前關(guān)門按鈕、延時關(guān)門按鈕、電梯異常求救按鈕，另外還有超重等警告信號輸入。</p><p>　　2）電梯的輸出信號分析</p><p>　　電梯的輸出信號分析也主要包括外部輸出信號和內(nèi)部輸出信號的分析。對于電梯外部輸出信號包括上升請求按鈕和下降請求按鈕是否被按下指示信號燈、電梯當前所在樓層指示信號、電梯運行方向指示信號。</p&g

25、t;<p>　　電梯內(nèi)部輸出信號包括6個前往樓層按鈕是否被按下指示信號、是否超重等告警指示信號、電梯當前所在樓層指示信號、以及電梯運行方向指示信號。</p><p><b>　　3）電梯運行規(guī)則</b></p><p>　　當電梯處于上升模式時，只響應(yīng)比電梯所在位置高的上樓信號，有下至上以此執(zhí)行，直到最后一個上升請求執(zhí)行完畢，如更高層有下樓請求時，則直接

26、升到下降請求的最高樓，然后進入下降模式，電梯處于下降模式時，則與上升模式想法。</p><p>　　1.4 論文的組織結(jié)構(gòu)與安排</p><p>　　本論文研究的對象是6層電梯的FPGA實現(xiàn)，論文共由六個章節(jié)組成：</p><p>　　第一章是緒論，簡要介紹電梯的發(fā)展背景、現(xiàn)狀，提出論文設(shè)計思路及原理；</p><p>　　第二章是FPGA

27、技術(shù)及其設(shè)計方法介紹，簡要介紹FPGA 的設(shè)計流程和方法、VHDL硬件描述語言以及設(shè)計仿真工具；</p><p>　　第三章是DCT/IDCT算法的定義，主要介紹了一維二維算法的定義及相關(guān)性，本章節(jié)是本次論文的理論基礎(chǔ)；</p><p>　　第四章是解碼器總設(shè)計方案，通過對2D-IDCT模塊進行分析，利用快速行列式分解法設(shè)計其硬件結(jié)構(gòu)，然后分布完成各子模塊的VHDL語言描述；</p&

28、gt;<p>　　第五章是系統(tǒng)的功能仿真，利用VHDL硬件描述語言進行算法模塊的總體設(shè)計與功能仿真，達到預(yù)期效果；</p><p>　　第六章是結(jié)束語與展望，結(jié)了自己所做的工作與不足，并提出改進方案，闡述了論文研究的感想與收獲，展望今后的研究方向、即將開展的下一步工作。</p><p>　　最后是致謝和參考文獻。</p><p>　　第二章 FPGA

29、設(shè)計流程與方法</p><p>　　2.1 EDA技術(shù)介紹</p><p>　　EDA 技術(shù)是20 世紀90 年代初從計算機輔助設(shè)計（Computer Aided Design）、計算機輔助制造（Computer Aided Manufacture）、計算機輔助測試（Computer Aided Testing）和計算機輔助工程（Computer Aided Engineering）的概

30、念發(fā)展而來的。隨著超大規(guī)模集成電路（Very Large Scale Integration）規(guī)模和技術(shù)復雜度的急劇增長，一塊芯片內(nèi)集成門已可達幾十萬甚至幾百萬門，并且還在迅速增長，電子系統(tǒng)的人工設(shè)計已十分困難，必需依靠電子設(shè)計自動化技術(shù)。在利用EDA 進行集成電路設(shè)計時，應(yīng)采用高效率的TOP-DOWN 設(shè)計方法，即根據(jù)系統(tǒng)的行為和功能要求，自上而下地依次完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗證，直到生成器件。在電路描述時主要采用硬件描述

31、語言（HDL）。硬件描述語言是用于設(shè)計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設(shè)計者可以利用HDL 程序來描述所希望的電路系統(tǒng)，規(guī)定其結(jié)構(gòu)性和電路的行為方式；然后利用 EDA 工具將此程序變成能控制場效應(yīng)可編程門陣列（</p><p>　　2.2 FPGA簡介</p><p>　　FPGA是英文Field Programmable Gate Array的縮

32、寫，既現(xiàn)場可編程邏輯門陣列，它是在PLA（Programmable Logic Array，可編程邏輯陣列）、GAL(Generic Array Logic，通用陣列邏輯 ) 、EPLD(Erasable Programmable Device，可編程邏輯器件)等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。</p><p>　　FPGA一般用于邏輯仿真。電路設(shè)計工程師設(shè)計一個電路首先要確定線路，然后進行軟件模擬，以確定所

33、設(shè)計電路的功能及性能。然而隨著電路規(guī)模的不斷增大，工作頻率的不斷提高，將會給電路引入許多分布參數(shù)的影響，而這些影響用軟件模擬地方法較難反映出來，所以有必要做硬件仿真。FPGA就可以實現(xiàn)硬件仿真以做成模型機。將軟件模擬后的線路經(jīng)一定處理后下載到FPGA，就可容易的得到一個模型機，從該模型機，設(shè)計者就很直觀地測試其邏輯功能及性能指標。它由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接起來實現(xiàn)不同的設(shè)計。FPGA兼容了EPGA（

34、掩膜可編程陣列）和陣列型PLD兩者的優(yōu)先，因而具有更高的集成度，更強的邏輯實現(xiàn)能力和更好的設(shè)計靈活性 [4] 。</p><p>　　FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不用的編程方式。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的 方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行

35、PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。</p><p>　　加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能反復使用。FPGA的編程無須專用的FPGA編程器，只需用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同

36、一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活 [5] 。</p><p>　　2.2.1 FPGA的基本結(jié)構(gòu)</p><p>　　FPGA一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這三種可編程電路是：可編程邏輯塊(CLB-Configurable logic Block)，輸入/輸出模塊(IOB-I/0 Block)和互聯(lián)資

37、源（IR-Interconnect Resource）。</p><p>　　可編程邏輯塊(CLB)是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個陣列，散布整個芯片；可編程輸入/輸出模塊(IOB)主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互聯(lián)資源(IR)包括各種長度的連線線段和一些可編程連接開關(guān)，他們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路 [

38、6] 。</p><p>　　FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上。基于SRAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，配置數(shù)據(jù)可以存儲在片外的EPROM或其它存儲器上。用戶可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場編程。</p><p>　　CLB是FPGA的主要組成部分，由邏輯函數(shù)的發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器

39、等電路組成。其中的邏輯函數(shù)發(fā)生器為查表結(jié)構(gòu)，工作原理類似于ROM，輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。</p><p>　　觸發(fā)器可以配置成上升沿觸發(fā)或下降沿觸發(fā)；數(shù)據(jù)選擇器用來選擇觸發(fā)器激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。</p><p>　　IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要是由輸入觸發(fā)器、輸入緩沖器和輸

40、出觸發(fā)/鎖存器、輸出緩沖器組成。每個IOB控制一個引腳，他們可被配置為輸入、輸出或雙向I/O功能。</p><p>　　可編程互聯(lián)資源(IR)可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來，構(gòu)成各種具有復雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接[7]。</p><p>　　2.2.2 FPGA的特點</

41、p><p>　　FPGA的基本特點主要有：</p><p>　　(1) 采用FPGA設(shè)計ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合適的芯片。</p><p>　　(2) FPGA可做其它全定制或半定制ASIC電路的中試樣片。</p><p>　　(3) FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。</p><p>　　(4

42、) FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。</p><p>　　(5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容[7]。</p><p>　　2.3 自頂向下（Top to Down）設(shè)計方法</p><p>　　自頂向下的設(shè)計（Top to Down）是先對設(shè)計進行功能描述，然后逐步分塊細化，直至結(jié)

43、構(gòu)化的最底層。采用結(jié)構(gòu)化單元和有少數(shù)行為級模塊構(gòu)成的層次式模型，進行層次式設(shè)計。</p><p>　　數(shù)字集成系統(tǒng)的高層次設(shè)計是采用“自頂向下”的設(shè)計方法，高層次設(shè)計是一種“概念式”設(shè)計，設(shè)計人員無需通過門級原理圖描述電路，而是針對設(shè)計目標進行功能描述，由于擺脫了電路細節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的概念構(gòu)思與方案上，一旦這些概念構(gòu)思以高層次描述的形式輸入計算機后，EDA工具就能以規(guī)則驅(qū)動的方式自動完成

44、整個設(shè)計。這樣，新的概念得以有效地變?yōu)楫a(chǎn)品，大大縮短了產(chǎn)品的研制周期[5]。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，而不涉及實現(xiàn)工藝，在廠家綜合庫的支持下，利用綜合優(yōu)化工具可以將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)表，工藝轉(zhuǎn)化變得輕松容易。</p><p>　　在采用傳統(tǒng)的電原理輸入方法時，F(xiàn)PGA/CPLD器件的采用受到器件庫的制約，由于不同廠家FPGA/CPLD的結(jié)構(gòu)完全不同，甚至同一廠家不同系列的產(chǎn)品也

45、存在結(jié)構(gòu)上的差別，因此，在設(shè)計一開始，工程師的設(shè)計思路和器件選擇的靈活性。而采用Top –Down設(shè)計方法，功能輸入采用國際標準的HDL輸入方法，HDL可不含有任何器件的物理信息，因此工程師可以有很多空間去集中精力進行功能描述，設(shè)計師可以在“高層次”對電路進行設(shè)計，其步驟如下：</p><p>　　圖2.1 FPGA設(shè)計流程</p><p>　?。?）按照“自頂向下”的設(shè)計方法進行系統(tǒng)規(guī)

46、劃；</p><p>　?。?）輸入HDL代碼；</p><p>　　這是高層次設(shè)計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等）。這種輸入方式具有直觀、容易理解的特點。</p><p>　　（3）將以上的設(shè)計輸入編譯成標準的VHDL文件；</p><p>　　對于大型設(shè)計，還要進行代碼級的功能仿真，主要是檢查系統(tǒng)功能設(shè)

47、計的正確性。因此對于大型設(shè)計，綜合、適配要花費數(shù)小時，就可以大大減少設(shè)計重復的次數(shù)和時間。</p><p>　?。?）轉(zhuǎn)化成網(wǎng)表文件；</p><p>　　利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，這是將高層次描述轉(zhuǎn)化成硬件電路的關(guān)鍵步驟。</p><p><b>　?。?）邏輯映射；</b></p><p>　　在綜

48、合前對源代碼仿真，生成門級描述的網(wǎng)表文件，利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。</p><p>　　（6）下載到目標芯片；</p><p>　　將適配器產(chǎn)生出的器件編程文件通過編程器或下載電纜載入到目標芯片中 [8] 。</p><p>　　在自頂向下的設(shè)計過程中，在設(shè)計的各個階段和級別，每

49、一級設(shè)計都以上一級的設(shè)計結(jié)果作為設(shè)計目標，得到本級的設(shè)計結(jié)果的結(jié)果描述，這是設(shè)計或綜合的過程。驗證的任務(wù)就是使所得到的結(jié)果正確實現(xiàn)其設(shè)計要求。</p><p>　　2.4 VHDL概述</p><p>　　EDA關(guān)鍵技術(shù)之一是采用硬件描述語言來描述電路系統(tǒng)，包括電路結(jié)構(gòu)、行為方式、邏輯功能以及接口。就FPGA和CPLD開發(fā)來說，比較流行的HDL主要有VHDL，Verilog HD，LAB

50、EL-HDL等，其中，VHDL對系統(tǒng)的行為描述能力最強，已被IEEE確定為標準HDL，并得到目前所有流行EDA軟件的支持，進而成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。</p><p>　　2.4.1 VHDL語言簡介</p><p>　　VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,誕生于

51、1982年，1987年底，被IEEE和美國國防部確認為標準硬件描述語言。自IEEE公布了VHDL的標準版本之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新的VHDL版本。</p><p>

52、;　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計。與其它的HDL相比，VHDL具有更強的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。就目前流行的EDA工具和VHDL綜合器而言，將基于抽象的行為描述風格的VHDL程序綜合成為具體的FPGA和CPLD等目標器件的網(wǎng)表文件已不成問題。</

53、p><p>　　VHDL語言在硬件設(shè)計領(lǐng)域的作用將與C和C++在軟件領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數(shù)字系統(tǒng)設(shè)計領(lǐng)域中所有技術(shù)人員必須掌握的一種語言。VHDL和編程邏輯器件的結(jié)合成為一種強有力的設(shè)計方式，將為設(shè)計者的產(chǎn)品上市帶來創(chuàng)紀錄的速度 [9] 。</p><p>　　一個VHD

54、L程序通常包含實體（Entity），構(gòu)造體(Architecture)，配置(Configuration)，包集合(Package)，庫(Library)5個部分。</p><p>　　其中實體是一個VHDL程序的基本單元，由實體說明和結(jié)構(gòu)體兩部分組成。實體說明用于描述設(shè)計系統(tǒng)的外部接口信號；結(jié)構(gòu)體用于描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)的流程和組織結(jié)構(gòu)形式。配置用于從庫中選取所需單元來描述層與層之間的連接關(guān)系。包集合存放各

55、設(shè)計模塊能共享的數(shù)據(jù)類型，常數(shù)，子程序等。庫用于存放與編譯的實體，構(gòu)造體，包集合，配置。庫分為兩種，一種是芯片制造商提供的庫；另一種是用戶自行生成的work庫，包括用戶設(shè)計的模塊，可以重復使用。</p><p>　　2.4.2 VHDL設(shè)計的特點</p><p>　　用VHDL設(shè)計電路系統(tǒng)，可以把任何復雜的電路系統(tǒng)視為一個模塊，對應(yīng)一個設(shè)計實體。在VHDL層次化設(shè)計中，它所設(shè)計的模塊既可

56、以是頂層實體，又可以是較低層實體，但對不同層次模塊應(yīng)選擇不同的描述方法(如行為描述或結(jié)構(gòu)描述)。集成電路規(guī)模越是龐大，VHDL語言的優(yōu)越性就越顯突出。目前，數(shù)百萬門規(guī)模的FPGA／CPLD己進入實用，VHDL強大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計結(jié)構(gòu)和靈活的語句表達風格使其必將擔負起大系統(tǒng)設(shè)計的幾乎全部設(shè)計任務(wù)。VHDL語言可以支持自上而下和基于庫的設(shè)計方法，并支持同步電路、異步電路、FPGA以及其它隨機電路的設(shè)計。目前大多數(shù)EDA工具幾乎

57、在不同程度上都支持VHDL語言。這給VHDL語言進一步推廣和應(yīng)用創(chuàng)造了良好的環(huán)境。設(shè)計是在較高的抽象層次上進行，設(shè)計者不用更多地考慮門級，可花費更多的時間考慮概念級方面 [10] 。</p><p>　　利用VHDL具有的自動優(yōu)化和快速探索各種設(shè)計方案的能力，可使設(shè)計者迅速而成功地得到高質(zhì)量設(shè)計的最終結(jié)果，從而改善了設(shè)計質(zhì)量。VHDL是一種全方位，多層次的硬件描述語言，包括系統(tǒng)行為級描述、寄存器傳輸級描述和結(jié)構(gòu)描

58、述多個設(shè)計層次，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用VHDL來完成。</p><p>　　VHDL還具有以下優(yōu)點：</p><p>　　(1) VHDL的寬范圍描述能力使它成為高層次設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)上。</p><p>　　(2) VHDL

59、可以用簡潔明確的代碼描述來進行復雜控制邏輯的設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。</p><p>　　(3) VHDL的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。VHDL是一個標準語言，為眾多的EDA廠商支持，因此移植性好[11]。</p><p>　　2.5 系統(tǒng)開發(fā)平臺</p><p>　　2.5.1 QUARTUS簡介</p>

60、;<p>　　Quartus II軟件為大容量FPGA設(shè)計提供了最先進的技術(shù)，允許設(shè)計者充分地發(fā)揮ALTERA器件的全部潛力。新版Quartus II軟件具有業(yè)界最易用的設(shè)計流程、系統(tǒng)設(shè)計能力、時序收斂和驗證方案，能夠為FPGA設(shè)計提供最先進的開發(fā)環(huán)境，成為業(yè)界的里程碑。在系統(tǒng)設(shè)計中我們將使用功能強大的QuatrusII 8.0軟件來完成設(shè)計任務(wù)。Quartus II軟件結(jié)合了ALTERA EDA伙伴的技術(shù)，為大容量FPG

61、A提供業(yè)界最先進的設(shè)計方法。ALTERA的QuartusII軟件是唯一允許設(shè)計者針對FPGA和結(jié)構(gòu)化ASIC進行無縫開發(fā)的設(shè)計環(huán)境。Quartus II軟件采用了ALTERA的Logic Lock(tm)設(shè)計方法，是一款非常優(yōu)秀的FPGA設(shè)計工具，能夠提供真正的模塊化設(shè)計流程，這在支持團隊設(shè)計上是無可匹敵的。而且，ALTERA的Quartus II軟件是唯一具有工業(yè)標準TCL腳本接口的FPGA設(shè)計工具，允許設(shè)計者在GLl7和腳本設(shè)計技術(shù)

62、之間混合使用。新版的Quartus II軟件采用了新的存儲編譯器的波形生成器，它通過動態(tài)地產(chǎn)生用戶參數(shù)化存儲結(jié)構(gòu)的操作波形顯示。</p><p>　　2.5.2 Quartus II設(shè)計仿真過程</p><p>　　基于VHDL的Quartus II開發(fā)流程為：分析與綜合，布局布線，配置，時序分析，生成邏輯網(wǎng)表，功能仿真，時序仿真，下載，如圖2.2。</p><p&g

63、t;　　圖2.2 Quartus II流程</p><p>　　2.5.3 Quartus II開發(fā)界面</p><p>　　Quartus II的開發(fā)主界面如圖2.3所示。它分為四個主要的子窗口。其中左上方的子窗口為工程的瀏覽窗口，它顯示的是用戶設(shè)計的頂層模塊，設(shè)計所包含的所有輸入文件以及整個設(shè)計的模塊結(jié)構(gòu)；左下方的子窗口為設(shè)計狀態(tài)圖，在進行工程的編譯綜合以及仿真的時候，窗口內(nèi)會顯示

64、每一步的進度以及所耗費的時間；右邊為設(shè)計輸入窗口，用戶可以選擇通過不同的設(shè)計輸入手段，如原理圖，VHDL或Verilog HDL來進行FPGA設(shè)計：最下方的子窗口為信息提示窗口，在程序的綜合仿真過程中，Quartus II會顯示警告和錯誤信息，提示用戶設(shè)計中可能出現(xiàn)的問題所在 [12] 。</p><p>　　Quartus II軟件完全支持VHDL和Verilog HDL語言，內(nèi)部嵌有VHDL、Verilog

65、HDL邏輯綜合器，同時也支持第三方綜合工具。QuartusII自身具備仿真功能，也支持第三方的仿真工具，如ModelSim。</p><p>　　圖2.3 Quartus II主界面</p><p><b>　　2.6 小結(jié)</b></p><p>　　本章主要是對FPGA的基本原理，設(shè)計方法和流程作簡要介紹，以及在本次設(shè)計中涉及到的開發(fā)仿

66、真工具，VHDL硬件描述語言作了一個大體地介紹。</p><p>　　第三章 電梯控制方案確定</p><p>　　電梯的微機化控制主要有以下幾種形式：1 PLC控制；2 單板機控制；3 單片機控制；4 單微機控制；5 多微機控制；6 人工智能控制。隨著EDA技術(shù)的快速發(fā)展，CPLD/FPGA已廣泛應(yīng)用于電子設(shè)計與控制的各個方面。但是本設(shè)計屏棄以前老式的采用PLC設(shè)計電梯控制器，而是使用

67、一片來實現(xiàn)對電梯的控制的。</p><p>　　3.1 基于PLC 技術(shù)的電梯控制設(shè)計方案</p><p>　　可編程控制系統(tǒng)是一種專門為在工業(yè)環(huán)境下應(yīng)用而設(shè)計的數(shù)字運算操作電子系統(tǒng)。它采用一種可編程的存儲器，在其內(nèi)部存儲執(zhí)行邏輯運算、順序控制、定時、計數(shù)和算術(shù)運算等操作的指令，通過數(shù)字式或模擬式的輸入輸出來控制各種類型的機械設(shè)備或生產(chǎn)過程。 可編程控制器是計算機技術(shù)與自動化控制技術(shù)相結(jié)

68、合而開發(fā)的一種適用工業(yè)環(huán)境的新型通用自動控制裝置，是作為傳統(tǒng)繼電器的替換產(chǎn)品而出現(xiàn)的。隨著微電子技術(shù)和計算機技術(shù)的迅猛發(fā)展，可編程控制器更多地具有了計算機的功能，不僅能實現(xiàn)邏輯控制，還具有了數(shù)據(jù)處理、通信、網(wǎng)絡(luò)等功能。由于它可通過軟件來改變控制過程，而且具有體積小、組裝維護方便、編程簡單、可靠性高、抗干擾能力強等特點，已廣泛應(yīng)用于工業(yè)控制的各個領(lǐng)域，大大推進了機電一體化的進程。PLC 的特點可綜述如下： </p><

69、p><b>　　（1）高可靠性 </b></p><p>　?。?）編程簡單，使用方便（可采用梯形圖編程方式，與實際繼電器控制電路非常接近，一般電氣工作者很容易接受） </p><p>　　（3）環(huán)境要求低（適用于惡劣的工業(yè)環(huán)境）</p><p>　?。?）體積小，重量輕 （5）擴充方便 [15] 。</p><p&g

70、t;　　3.2 PLC電梯的缺點</p><p>　　當今電梯市場已經(jīng)有多種電梯控制器的設(shè)計方案。但大多數(shù)仍然是采用PLC實現(xiàn)電梯的升降控制，但是采用 PLC實現(xiàn)電梯控制器的設(shè)計存在大量的缺點。如果采用硬件描述語言來完成電梯控制器的設(shè)計，就可以克服PLC電梯的大部分缺點。</p><p>　　目前，在我國國產(chǎn)電梯大部分為繼電器及PLC控制方式，繼電器控制系統(tǒng)性能不穩(wěn)定、故障率高，大大降低

71、了電梯的舒適性、可靠性和安全性，經(jīng)常造成停梯，給乘用人員的生活和工作帶來了很多不便， 因而傳統(tǒng)的電梯控制系統(tǒng)（PLC）的更新勢在必行。</p><p>　　當前電梯發(fā)展的智能化發(fā)方向是IC卡智能電梯，但最終的發(fā)展是聲控智能電梯，IC卡智能電梯PLC都需通過外加IC讀卡芯片才能實現(xiàn)，PLC單獨是不能實現(xiàn)的，那以后的聲控智能電梯PLC就能不能單獨實現(xiàn)，然而我們采用VHDL技術(shù)就可以實現(xiàn)電梯的智能化，節(jié)能，也可以提高電

72、梯的舒適性，可靠性和安全性。</p><p>　　3.3 基于EDA 技術(shù)的電梯控制設(shè)計方案</p><p>　　EDA 技術(shù)開發(fā)手段多樣，其中應(yīng)用最為廣泛的就是通過程序?qū)τ布M行開發(fā)，而其中又數(shù) VHDL 語言最受設(shè)計者的歡迎。 EDA 技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和 EDA 軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。近幾年來，硬件描述語言等設(shè)計數(shù)據(jù)格式的逐步標準

73、化，不同設(shè)計風格和應(yīng)用的要求導致各具特色的EDA 工具被集成在同一個工作站上，從而使EDA 框架日趨標準化。VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。VHDL 語言的設(shè)計單元包括實體（entity）、結(jié)構(gòu)體(architecture)、程序包（package）以及配置（configuration）。 初級設(shè)計單元――實體（entity）,是設(shè)計的基本模塊和設(shè)計的初

74、級單元，在分層次設(shè)計中，頂層有頂級實體，含在頂級實體中的較低層次的描述為低級實體，靠配置把頂層實體和底層實體連接起來。實體說明中還可以說明數(shù)據(jù)類型、子程序和常量等數(shù)據(jù)信息，實體語句常用于描述設(shè)計常用到的判斷和檢查信息。 次級設(shè)計單元――結(jié)構(gòu)體(architecture)，實體的結(jié)構(gòu)體</p><p>　　圖3.1 電梯控制方式選擇</p><p>　　3.3.1 內(nèi)部請求優(yōu)先控制方式&

75、lt;/p><p>　　內(nèi)部請求優(yōu)先控制方式類似于出租車的工作方式，先將車上的人送至目的地，再去載客。作為通用型電梯應(yīng)該服務(wù)于大多數(shù)人，必須考慮電梯對內(nèi)、外請求的響應(yīng)率P：</p><p>　　Pin = 100%;</p><p>　　Pout = 0-100%;</p><p>　　在內(nèi)部請求優(yōu)先控制方式中，當電梯外部人的請求和電梯內(nèi)部人狀態(tài)

76、請求沖突時，外部人的請求信號可能被長時間忽略，因而它不能作為通用型電梯的設(shè)計方案。[13]</p><p>　　3.3.2 單向?qū)訉油？刂品绞?lt;/p><p>　　單向?qū)訉油？刂品绞降韧诨疖嚨倪\行方式，遇站即停止、開門。這種方案的優(yōu)點在于“面面俱到”，可以保證所有人的請求都能得到響應(yīng)。然而這樣對電梯的效率產(chǎn)生消極影響：不必要的等待消耗了大量時間，而且電梯的運作與用戶的請求無關(guān)，當無請求

77、時電梯也照常跑空車，就浪費了大量電能。對用戶而言，此種控制方式的請求響應(yīng)時間也不是很快。因而這不是理想的方案。</p><p>　　3.3.3 方向優(yōu)先控制方式</p><p>　　方向優(yōu)先控制是指電梯運行到某一樓層時先考慮這一樓層是否有請求：有，則停止； 無，則繼續(xù)前進。停下后再啟動時，①考慮前方——上方、或下方是否有請求：有，則繼續(xù)前進；無，則停止；②檢測后方是否有請求， 有請求則轉(zhuǎn)

78、向運行， 無請求則維持停止狀態(tài)。這種運作方式下，電梯對用戶的請求響應(yīng)率為100%，且響應(yīng)的時間較短。</p><p>　　假設(shè)： 電梯每兩層間的運行時間為ΔT ,樓層數(shù)為6, 在每層樓的停止時間為t, 如果每層樓都有請求,則這種控制方式的效率和上面的單向每層停等控制方式的效率一樣, 然而, 當不是每層樓都有請求 (假定為只有第6層有請求輸入) 時,上面的方式2(設(shè)為A方式)的響應(yīng)時間</p><

79、;p>　　T=5*(ΔT + t ) </p><p>　　而方向優(yōu)先控制方式(設(shè)為B方式)對同一請求的響應(yīng)時間</p><p><b>　　T1=5*ΔT </b></p><p><b>　　效率比 </b></p><p>　　ηb/ηa = 1 + t /ΔT </p>

80、<p>　　方向優(yōu)先控制方式的效率遠大于單向?qū)訉油５瓤刂品绞降男省?而且，方向優(yōu)先控制方式下，電梯在維持停止狀態(tài)的時候可以進入省電模式，又能節(jié)省大量電能，</p><p>　　本設(shè)計選擇方向優(yōu)先控制方式。</p><p>　　3.4 總體方案決定</p><p>　　本次設(shè)計嘗試用硬件描述語言（VHDL）來實現(xiàn)電梯控制，可進行多層次的邏輯設(shè)計，也可進

81、行仿真驗證、時序分析等以保證設(shè)計的正確。</p><p>　　在使用VHDL進行電梯控制器的設(shè)計，主要就是對電梯軟件部分進行設(shè)計，使用VHDL中的邏輯關(guān)系建立電梯的升降模式，開門，關(guān)門達到動作，而外部的硬件設(shè)備基本上保持不變。但是使用VHDL硬件描述語言設(shè)計電梯控制器可以為以后電梯實現(xiàn)智能控制奠定基礎(chǔ)。</p><p>　　第四章 電梯控制系統(tǒng)的模塊設(shè)計</p><p

82、>　　4.1 電梯控制原理方框圖</p><p>　　電梯方向優(yōu)先控制方式控制系統(tǒng)方框圖</p><p><b>　　圖4.1 模塊設(shè)計</b></p><p>　　4.1.1 外部數(shù)據(jù)高速采集模塊設(shè)計</p><p>　　對外部信號采集、處理要求電梯控制器：</p><p>　?。?

83、）外部請求信號的實時、準確采集。</p><p>　　（2）準確、實時的捕捉樓層到達信號。</p><p>　?。?）有效的防止樓層到達信號、外部請求信號的誤判。</p><p>　　控制器采用FPGA作為系統(tǒng)控制的核心，系統(tǒng)時鐘頻率是32.0000MHz，完全可以滿足實時采集數(shù)據(jù)的要求。由于電路中毛刺現(xiàn)象的存在，信號的純凈度降低，單個的毛刺往往被誤作為系統(tǒng)狀態(tài)轉(zhuǎn)換

84、的觸發(fā)信號，嚴重影響電梯的正常工作?？梢圆捎枚啻螜z測的方法解決這個問題，對一個信號進行多次采樣以保證信號的可信度。</p><p>　　外部請求信號的輸入形式為按鍵輸入，到達樓層信號來自光敏傳感器，關(guān)門中斷信號及超載信號則產(chǎn)生于壓力傳感器。 </p><p>　　4.1.2 信號存儲模塊 </p><p>　　電梯控制器的請求輸入信號有18個（電梯外有6個上升請求

85、和6個下降請求的用戶輸入斷口，電梯內(nèi)有6個請求用戶輸入斷口），由于系統(tǒng)對內(nèi)、外請求沒有設(shè)置優(yōu)先級，各樓層的內(nèi)、外請求信號被采集后可先進行運算，再存到存儲器內(nèi)。</p><p>　　電梯運行過程中，由于用戶的請求信號的輸入是離散的，而且系統(tǒng)對請求的響應(yīng)也是離散的，因此請求信號的存儲要求新的請求信號不能覆蓋原來的請求信號，只有響應(yīng)動作完成后才能清除存儲器內(nèi)對應(yīng)的請求信號位。</p><p>　

86、　4.1.3 基于FPGA的中央處理模塊</p><p>　　中央數(shù)據(jù)處理模塊是系統(tǒng)的核心，通過對存儲的數(shù)據(jù)（含請求、到達樓層等信號）進行比較、判斷以驅(qū)動系統(tǒng)狀態(tài)的流轉(zhuǎn)。電梯工作過程中共有９種狀態(tài)：等待、上升、下降、開門、關(guān)門、停止、休眠、超載報警以及故障報警狀態(tài)。一般情況下，電梯工作起始點是第一層，起始狀態(tài)是等待狀態(tài)，啟動條件是收到上升請求。</p><p>　　超載狀態(tài)時電梯關(guān)門動作

87、取消，同時發(fā)出警報，直到警報被清除； 故障時電梯不執(zhí)行關(guān)門動作，同時發(fā)出警報，直到警報被清除（看門狗信號有效的條件是一層樓連續(xù)發(fā)生關(guān)門中斷情況超過3次）。本系統(tǒng)由請求信號啟動，運行中每檢測到一個到達樓層信號，就將信號存儲器的請求信號和樓層狀態(tài)信號進行比較，再參考原方向信號來決定是否停止，轉(zhuǎn)向等動作。</p><p>　　4.1.4 信號的輸出、顯示模塊</p><p>　　本系統(tǒng)的輸出信

88、號有兩種： 一種是電機的升降控制信號（兩位）和開門/關(guān)門控制信號；另一種是面向用戶的提示信號（含樓層顯示、方向顯示、已接受請求顯示等）。</p><p>　　電機的控制信號一般需要兩位，本系統(tǒng)中電機有3種工作狀態(tài)： 正轉(zhuǎn)、反轉(zhuǎn)和停轉(zhuǎn)狀態(tài)。 兩位控制信號作為一個三路開關(guān)的選通信號，此三路開關(guān)選用模擬電子開關(guān)。</p><p>　　系統(tǒng)的顯示輸出包括數(shù)碼管樓層顯示、數(shù)碼管請求信號顯示和表征運動

89、方向的箭頭形指示燈的開關(guān)信號。完全可以滿足人們的需要，而且效率比較高</p><p>　　本系統(tǒng)具有請求信號顯示功能，結(jié)合方向顯示，可以減少用戶對同一請求的輸入次數(shù)，這樣就延長了電梯按鍵的使用壽命。假如電梯處于向上運動狀態(tài)，初始位置是底層，初始請求是6樓，2樓時進入一人，如果他的目的地也是6樓，他看到初始請求是6樓，就可以不再按鍵。同時，電梯外部的人也可根據(jù)請求信號顯示（上升請求、下降請求、無請求），就可以避免沒

90、必要的重復請求信號輸入。電梯使用時，系統(tǒng)結(jié)合相應(yīng)的電梯使用規(guī)范。</p><p>　　4.2 各模塊VHDL語言描述</p><p>　　現(xiàn)將本次設(shè)計的主要的模塊對其進行VHDL語言描述</p><p>　　4.2.1 開關(guān)門控制</p><p>　　if clk'event and clk='1' then <

91、;/p><p>　　if clr='1' then q1<=0;q2<=0;wahaha<='0'; --清除故障報警 </p><p>　　elsif full='1' then alarm<='1'; q1<=0;

92、 --超載報警</p><p>　　if q1>=3 then door<="10"; </p><p>　　else door<="00";</p><p>　　end if; </p><p&

93、gt;　　elsif q=1 then q<=0;alarm<='0';</p><p>　　if q2=3 then wahaha<='1'; --故障報警</p><p><b>　　else</b></p><p>　　if open

94、door='1' then door<="10";q1<=0;q2<=0;up<='0';down<='0'; --開門操作</p><p>　　elsif en_up='1' then --上升預(yù)操作 </p>&l

95、t;p>　　if deng='1' then door<="10";q1<=0;q2<=q2+1; --關(guān)門中斷</p><p>　　elsif quick='1' then q1<=3; --提前關(guān)門</p><p>　　elsif q1=

96、6 then door<="00";updown<='1';up<='1'; 關(guān)門完畢，電梯進入上升狀態(tài)</p><p>　　elsif q1>=3 then door<="01";q1<=q1+1; --電梯進入關(guān)門狀態(tài)</p><p>　　else q1<=q1+1;do

97、or<="00"; --電梯進入等待狀態(tài)</p><p><b>　　end if;</b></p><p>　　elsif en_dw='1' then --下降預(yù)操作</p><p>　　if d

98、eng='1' then door<="10";q1<=0;q2<=q2+1; </p><p>　　elsif quick='1' then q1<=3; </p><p>　　elsif q1=6 then door<="00";updow

99、n<='0';down<='1'; </p><p>　　elsif q1>=3 then door<="01";q1<=q1+1; </p><p>　　else q1<=q1+1;door<="00"; </

100、p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　4.2.2 內(nèi)外升降請求控制</p><p>　　當乘客在一樓時，內(nèi)外只有請求上升請求；當乘客在六樓時，內(nèi)外只有下降請求；其余樓層均會產(chǎn)生升降請求；在編寫此過程時必要考慮前一狀態(tài)，即

101、：預(yù)備上升與預(yù)備下降狀態(tài)。此部門的VHDL語言如下：</p><p><b>　　電梯在一樓有請求：</b></p><p>　　if g1='1' then led<="1001111"; --電梯到達1樓，數(shù)碼管顯示1 </p><p>　　if d11='

102、;1' or c_u11='1' then d11<='0'; c_u11<='0';opendoor<='1';</p><p>　　--有當前層的請求，則電梯進入開門狀態(tài) </p><p>　　elsif dd_cc>"000001"

103、 then en_up<='1'; opendoor<='0'; </p><p>　　--有上升請求，則電梯進入預(yù)備上升狀態(tài)</p><p>　　elsif dd_cc="000000" then opendoor<='0'; </p><p>　　--無請求時，電梯停在1樓待

104、機 </p><p>　　end if; </p><p>　　電梯在二樓有請求（三四五樓相似）：</p><p>　　elsif g2='1' then led<="0010010"; </p&

105、gt;<p>　　--電梯到達2樓，數(shù)碼管顯示2</p><p>　　if updown='1' then --電梯前一運動狀態(tài)位上升 </p><p>　　if d22='1' or c_u22='1' then d22<='0'; c_u22<='0&

106、#39;; opendoor<='1'; </p><p>　　--有當前層的請求，則電梯進入開門狀態(tài) </p><p>　　elsif dd_cc>"000011" then en_up<='1'; opendoor<='0'; </p><p>　

107、　--有上升請求，則電梯進入預(yù)備上升狀態(tài) </p><p>　　elsif dd_cc<"000010" then en_dw<='1'; opendoor<='0'; </p><p>　　--有下降請求，則電梯進入預(yù)備下降狀態(tài) </p><p><b>　

108、　end if; </b></p><p>　　--電梯前一運動狀態(tài)為下降 </p><p>　　elsif d22='1' or c_d22='1' then d22<='0'; c_d22<='0';opendoor<='1'; &

109、lt;/p><p>　　--有當前層的請求，則電梯進入開門狀態(tài)</p><p>　　elsif dd_cc<"000010" then en_dw<='1'; opendoor<='0'; </p><p>　　--有下降請求，則電梯進入預(yù)備下降狀態(tài) </p><

110、p>　　elsif dd_cc>"000011" then en_up<='1'; opendoor<='0'; </p><p>　　--有上升請求，則電梯進入預(yù)備上升狀態(tài) </p><p><b>　　end if;</b></p><p>&l

111、t;b>　　電梯在六樓有請求：</b></p><p>　　elsif g6='1' then led<="0100000"; --電梯到達6樓，數(shù)碼管顯示6 </p><p>　　if d66='1' or c_d66='1'

112、 then d66<='0'; c_d66<='0';opendoor<='1'; </p><p>　　elsif dd_cc<"100000" then en_dw<='1'; opendoor<='0'; </p>

113、;<p><b>　　end if;</b></p><p>　　else en_up<='0';en_dw<='0'; --電梯進入上升或下降狀態(tài)</p><p><b>　　4.3 小結(jié)</b></p><p>　　本章主要是研究六層電梯控

114、制器的實現(xiàn)方法，重點研究的是設(shè)計中各個模塊的實現(xiàn)功能，并編寫出各個模塊的VHDL硬件描述語言，對本次論文的完成極其重要。</p><p>　　第五章 系統(tǒng)設(shè)計與仿真</p><p>　　本章主要是應(yīng)用Altera公司的Quartus II 8.0進行了算法模塊的實現(xiàn)與功能仿真，得出仿真波形并驗證與預(yù)期結(jié)果相一致。</p><p><b>　　5.1 新