高速FFT芯片設(shè)計及結(jié)構(gòu)研究.pdf

1、快速傅立葉變換(FFT)作為數(shù)字信號處理領(lǐng)域的核心算法之一，在現(xiàn)代數(shù)字信號處理的各個領(lǐng)域有著極為廣泛的應(yīng)用。隨著寬帶OFDM系統(tǒng)，ADSL調(diào)制器，數(shù)字電視，雷達及聲納信號處理系統(tǒng)的應(yīng)用發(fā)展，F(xiàn)FT處理器已經(jīng)成為這些數(shù)字信號處理系統(tǒng)的關(guān)鍵模塊之一，因此大點數(shù)、高速、高精度FFT芯片的設(shè)計技術(shù)具有重要研究價值。 本文在分析各種算法特點后，選擇時間抽取(DIT)基。2算法作為芯片的實現(xiàn)算法。另外，IEEE754單精度浮點數(shù)據(jù)格式可以滿

2、足高精度以及大動態(tài)范圍的要求，因此選擇它作為本次設(shè)計中數(shù)據(jù)的標(biāo)準(zhǔn)格式。按照運算流圖設(shè)計合理的數(shù)據(jù)存取方案并進行系統(tǒng)劃分。整個系統(tǒng)被劃分為：蝶形運算單元、系統(tǒng)控制器、運算數(shù)據(jù)存儲與尋址系統(tǒng)、旋轉(zhuǎn)因子存儲與尋址系統(tǒng)以及數(shù)據(jù)總線選擇器等。 在高性能的設(shè)計要求下，本文又對系統(tǒng)的結(jié)構(gòu)進行了進一步的研究改進。首先，在乘法器設(shè)計時使用樹型結(jié)構(gòu)代替原先的陣列式結(jié)構(gòu)，并通過改進的Booth編碼減少部分積的個數(shù)，有效的減小了延時和面積；另外，本文通

3、過對旋轉(zhuǎn)因子規(guī)律的分析提出了系統(tǒng)整體結(jié)構(gòu)的改進方案：將蝶形運算單元拆分為乘法器組和加法器組，并通過控制的改進以及一些輔助邏輯的設(shè)計使得無需進行乘法運算的前兩級蝶形變換只完成加法，從而提高FFT處理系統(tǒng)的效率。 結(jié)構(gòu)改進完成后，使用Verilog HDL對系統(tǒng)進行了RTL級設(shè)計，并選用Altera 的DE2開發(fā)板作為FPGA驗證平臺對FFT處理器進行了功能驗證，結(jié)果表明系統(tǒng)功能正確且運算精度比較高。隨后，本文基于TSMC0.18μ