基于FPGA實(shí)現(xiàn)高速串口通信的電路設(shè)計(jì).pdf

1、隨著計(jì)算機(jī)技術(shù)和通信技術(shù)的不斷發(fā)展與融合，一方面，計(jì)算機(jī)與其它終端設(shè)備的性能不斷提高，處理數(shù)據(jù)的速度不斷增大；另一方面，計(jì)算機(jī)和其它終端設(shè)備之間的通信速度要求越來(lái)越高，調(diào)制解調(diào)器處理信號(hào)的速度也越來(lái)越快。連接終端與調(diào)制解調(diào)器進(jìn)行串并數(shù)據(jù)格式轉(zhuǎn)換和信號(hào)控制的電路是串口通信接口電路。對(duì)于普通的串口通信電路，當(dāng)由于緩存數(shù)據(jù)的容量較小，就會(huì)導(dǎo)致在高速的通信系統(tǒng)下，接口電路頻繁向終端發(fā)送中斷請(qǐng)求，這樣就會(huì)降低終端設(shè)備處理器的工作效率，同時(shí)也降低整

2、個(gè)通信系統(tǒng)的速度，不利于實(shí)現(xiàn)高速的通信。
　　本論文所涉及的實(shí)驗(yàn)，改進(jìn)了傳統(tǒng)的串口通信電路緩存容量小的缺點(diǎn)。在計(jì)算機(jī)或終端設(shè)備與接口電路之間加入FIFO(先入先出)存儲(chǔ)器，用來(lái)緩存要存儲(chǔ)的數(shù)據(jù)。由于基于FPGA（現(xiàn)場(chǎng)可編程的邏輯門陣列）的邏輯器件設(shè)計(jì)的電路具有低功耗，高性能，設(shè)計(jì)方便，可擴(kuò)展，可重復(fù)等優(yōu)點(diǎn)，本實(shí)驗(yàn)對(duì)整個(gè)電路的設(shè)計(jì)都采用FPGA可編程的方式。分別基于FPGA設(shè)計(jì)異步高速FIFO存儲(chǔ)器，串口通信接收與發(fā)送電路的各個(gè)模塊