基于SoC-FPGA的高動態(tài)范圍圖像合成.pdf

1、日常生活中，人眼可以觀察到自然界中豐富多彩的場景，但以相機(jī)為代表的成像設(shè)備卻無法完全還原人眼觀察到的場景。為了獲取高動態(tài)范圍圖像，當(dāng)下的主流研究方向仍然是對軟件算法的不斷優(yōu)化，對于高動態(tài)范圍圖像實時合成硬件化領(lǐng)域的研究較少，基于這一原因，本文將展開對高動態(tài)范圍圖像實時合成硬件化的研究。
　　本文通過驗證分塊融合算法、亮度映射函數(shù)、Debevec響應(yīng)曲線標(biāo)定算法三種不同的融合算法，從成像效果、動態(tài)范圍擴(kuò)展、計算量三方面進(jìn)行分析，從而

2、得出Debevec響應(yīng)曲線標(biāo)定的融合算法優(yōu)于其余算法的結(jié)論。高動態(tài)范圍圖像實時合成領(lǐng)域的硬件化實現(xiàn)研究較少，本文為了對Debevec響應(yīng)曲線標(biāo)定的融合算法進(jìn)行優(yōu)化，采用了LUT查找表結(jié)構(gòu)存儲標(biāo)定好的響應(yīng)曲線，從而降低浮點數(shù)運算和函數(shù)映射的計算量；通過TRDB-D5M攝像頭采集LDR圖像，并設(shè)計出雙FIFO結(jié)構(gòu)用于同步輸出緩存的三幀圖像，以便圖像的融合操作。
　　設(shè)計前期遵循傳統(tǒng)FPGA設(shè)計流程，使用Verilog編程語言和模塊化設(shè)

3、計，并用Modelsim進(jìn)行各模塊的單獨與聯(lián)合功能仿真，時序仿真。功能驗證完成之后將其封裝成 IP核形式。SoC-FPGA平臺的設(shè)計需要硬件系統(tǒng)搭建與軟件程序設(shè)計兩方面，本文通過Qsys工具調(diào)用封裝好的IP核組件，使用C語言控制曝光時間、攝像頭工作以及數(shù)據(jù)傳輸，最終通過DE1_SoC平臺使用HPS與FPGA一起進(jìn)行總線控制IP核，完成數(shù)據(jù)流的引導(dǎo)，實現(xiàn)了圖像采集、圖像緩存、響應(yīng)曲線標(biāo)定、圖像融合等模塊的功能。
　　通過DE1-So