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文檔簡介
1、該論文主要研究如何用數(shù)字信號處理芯片(DSP:TMS320VC33PGA120)和復(fù)雜可編程邏輯器件(CPLD:EPM7128STC-100)作為數(shù)字硬件平臺,實(shí)現(xiàn)捷聯(lián)式慣性導(dǎo)航系統(tǒng)(SINS)高速實(shí)時(shí)數(shù)據(jù)處理的硬件、軟件設(shè)計(jì).論文首先闡述了慣性導(dǎo)航系統(tǒng)的特點(diǎn)和發(fā)展現(xiàn)狀及論文研究的應(yīng)用背景及必要性,著重分析、推導(dǎo)了捷聯(lián)式慣性導(dǎo)航系統(tǒng)的力學(xué)方程編排.然后,研究了DSP芯片結(jié)構(gòu)體系的特點(diǎn),繪制了硬件電路系統(tǒng)的原理圖和PCB圖,且采用Veri
2、log HDL硬件描述語言編寫了復(fù)雜可編程邏輯器件(CPLD)的譯碼與部分?jǐn)?shù)據(jù)處理程序.其次,在CCS'C3x-'C4x編譯環(huán)境下,采用C語言和匯編語言混合編程的方式,初調(diào)了硬件電路系統(tǒng)的各個(gè)端口,分析了DSP芯片的中斷和Bootloader機(jī)制,開發(fā)了飛行軌跡數(shù)據(jù)生成系統(tǒng).最后,結(jié)合捷聯(lián)式慣性導(dǎo)航系統(tǒng)算法流程,對硬件電路系統(tǒng)進(jìn)行了測試驗(yàn)證,并給出了測試結(jié)果.測試結(jié)果表明,以DSP/CPLD作為導(dǎo)航計(jì)算機(jī)硬件平臺的捷聯(lián)式慣性導(dǎo)航實(shí)時(shí)數(shù)據(jù)
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