高性能低功耗SARADC的研究與設計.pdf

1、模數轉換器（Analog-to-Digital Converter，ADC）是模擬和數字接口的關鍵芯片，也是現代電子系統(tǒng)的重要組成部分。相比傳統(tǒng)高速高精度ADC，逐次逼近寄存型（Successive Approximation Register，SAR）ADC具有功耗低和面積小的優(yōu)勢。同時，SAR ADC一般不需要模擬線性增益模塊，使得其結構更適應集成電路工藝的演進路線，與數字電路的集成度也更高，在新型工藝下能夠獲得更高的采樣率和精度，

2、進而滿足雷達、通信、測量測控、儀器儀表等電子設備的性能需求，在低功耗可嵌入式系統(tǒng)和移動設備中有著廣闊的應用前景，是目前模數轉換領域的研究熱點和重點之一。
　　為了提高SAR ADC的性能，本文詳細分析了SAR ADC的系統(tǒng)架構和原理以及誤差來源：比較器的噪聲和失調誤差、比較器的功耗和速度分析、DAC的噪聲和線性度、DAC的開關方式以及功耗和復雜度的關系、DAC的采樣和建立誤差、控制邏輯的結構和速度分析、控制邏輯的亞穩(wěn)態(tài)錯誤等方面。

3、
　　本文主要研究了高速低功耗SAR ADC和高精度低功耗SAR ADC的系統(tǒng)結構、誤差修正、速度和功耗優(yōu)化以及電路實現等方面。
　　針對高速低功耗SAR ADC的噪聲、失調和速度等問題，論文的主要工作和創(chuàng)新點包括：
　?。?）提出了改進的噪聲和失調容忍模型，可以容忍幾十mV的靜態(tài)或者動態(tài)失調誤差，并優(yōu)化噪聲性能，同時提高12％的量化速度，功耗僅增加15.5%，最差性能提高2位，性能穩(wěn)定性大幅度提升。
　?。?）

4、提出了新型基于DAC和噪聲優(yōu)化的失調校準技術，通過DAC測量和平均的方式將失調誤差減小到1位以內，并且不減慢比較器速度和增加比較器功耗。
　?。?）提出了基于流水線的混合結構SAR ADC，相比傳統(tǒng)SAR ADC提高了30%的系統(tǒng)速度，并避免了其它混合結構ADC中運放的功耗和非線性的影響，功耗得以大幅度下降。
　?。?）在電路設計和實現中，提出了如下的新電路結構：噪聲和失調可調的動態(tài)比較器，減小50%以上的動態(tài)失調誤差；高速

5、低功耗單級動態(tài)比較器，速度提高8%，同時功耗下降20%；具有亞穩(wěn)態(tài)錯誤抑制能力的新型高速異步控制邏輯，每一位延遲僅有2級反相器；新型自定制高精度DAC版圖，精度達到0.6%，滿足11位SAR ADC的精度要求；共模穩(wěn)定的基于虛擬共模電壓的DAC開關方式，在沒有外部共模電壓時實現DAC共模穩(wěn)定，同時減小了95%的DAC功耗。
　　根據上述工作，本文設計實現了3個SAR ADC的電路，包括：130nm CMOS工藝下10位50MS/s

6、的SAR ADC、65nm CMOS工藝下10位100MS/s的SAR ADC和8位500MS/s混合結構的SAR ADC。10位50MS/s SAR ADC的測試性能達到8.9位ENOB（低頻）和8位ENOB（高頻），功耗約為1.09mW，FOM分別為46.0fJ/conv（低頻）和87.6fJ/conv（高頻），低頻70dB以上的SFDR表明DAC線性度達到11位。10位100MS/s SAR ADC的版圖提參后仿性能達到9.4位E

7、NOB，功耗約為1mW，FOM為15fJ/conv。8位500MS/s混合結構SAR ADC的電路仿真性能達到7.49位，功耗約為1.53mW，FOM為17fJ/conv。
　　針對高精度低功耗SAR ADC的失配和精度問題，本文的主要工作和創(chuàng)新點包括：
　?。?）提出了多種新型DAC開關方式，通過減少最大誤差點的電容翻轉次數獲得了95%的DAC功耗優(yōu)化和1倍的線性度提升（相對傳統(tǒng)結構）。
　?。?）提出了新型無冗余失

8、調和噪聲抑制的DAC失配誤差校準模型，利用零輸入差分信號測量失調和失配誤差，同時采用了不同數量小電容的增減來彌補失配誤差，并且通過平均的方式減小噪聲誤差的干擾，最后獲得了平均10.9位ENOB的校準性能，最差性能比校準前提高至少2位。
　?。?）提出了信號無關的DAC失配誤差自適應數字校準算法，利用DAC注入2個校準信號并求差，然后將差值和標準值比對得到誤差測量結果，通過最小二乘法（LMS）算法減小測量誤差值，并且收斂得到傳輸函數