100G以太網(wǎng)PCS子層接收模塊的VLSI設(shè)計(jì).pdf

1、隨著網(wǎng)絡(luò)技術(shù)的不斷發(fā)展和多媒體的應(yīng)用，用戶對(duì)高速以太網(wǎng)的需求越來(lái)越強(qiáng)烈。2010年6月17日，IEEE802.3ba標(biāo)準(zhǔn)正式頒布，標(biāo)志著100G以太網(wǎng)商用之路正式開(kāi)啟。該標(biāo)準(zhǔn)明確了100G以太網(wǎng)物理編碼子層采用64B/66B編解碼技術(shù)，同時(shí)還提出了多通道分發(fā)技術(shù)構(gòu)架，通過(guò)虛通道的定義適配不同的物理通道，并采用輪詢分發(fā)機(jī)制進(jìn)行數(shù)據(jù)分配從而達(dá)到100Gbps的傳輸速度。
　　本文主要研究了基于IEEE802.3ba標(biāo)準(zhǔn)下的100G以太

2、網(wǎng)物理編碼子層接收模塊的實(shí)現(xiàn)，采用10Gbps×10的方案達(dá)到100Gbps的傳輸速度，工作頻率為156.25MHz。設(shè)計(jì)中的主要功能模塊包括碼塊同步、多通道處理、解擾和64B/66B解碼等。其中，多通道處理模塊利用標(biāo)準(zhǔn)中給出的多通道分發(fā)技術(shù)消除了通道間的延時(shí)和偏差，實(shí)現(xiàn)了通道間的對(duì)齊和重排。解擾模塊利用通道間解擾存在的依存關(guān)系實(shí)現(xiàn)了10路640bits的并行解擾，邏輯簡(jiǎn)單，電路容易較實(shí)現(xiàn)。64B/66B解碼則采用流水線設(shè)計(jì)方法，提高了

3、電路速度，最高速率達(dá)10Gbps。本設(shè)計(jì)使用VerilogHDL硬件描述語(yǔ)言進(jìn)行邏輯設(shè)計(jì)，并利用VCS進(jìn)行編譯和功能仿真，仿真結(jié)果顯示，設(shè)計(jì)能夠?qū)崿F(xiàn)100G以太網(wǎng)PCS子層的邏輯功能。
　　本文設(shè)計(jì)的電路采用TSMC0.18μm工藝標(biāo)準(zhǔn)單元庫(kù)實(shí)現(xiàn)，完成了邏輯綜合、靜態(tài)時(shí)序分析、布局布線、時(shí)鐘樹(shù)綜合等后端設(shè)計(jì)流程，并最終生成了版圖，進(jìn)行了DRC和LVS驗(yàn)證，版圖面積為1.77mm×1.48mm，1.8V電源電壓下芯片的功耗為117.