100G以太網(wǎng)物理層研究及關(guān)鍵模塊ASIC實(shí)現(xiàn).pdf

1、以太網(wǎng)以其成本低、可靠性高、安裝維護(hù)簡單等優(yōu)點(diǎn)而成為普遍采用的網(wǎng)絡(luò)技術(shù)。隨著互聯(lián)網(wǎng)技術(shù)的不斷發(fā)展和用戶數(shù)量的不斷增加，用戶對(duì)數(shù)據(jù)傳輸和接入帶寬的需求將越來越大。為了滿足快速增長的帶寬需求，以太網(wǎng)必須向更高速度進(jìn)發(fā)。早在2010年，40G/100G以太網(wǎng)的標(biāo)準(zhǔn)IEEE802.3ba就獲得了批準(zhǔn)，緊接著在2013年新標(biāo)準(zhǔn)IEEE802.3bmTM/D1.1又獲得通過，目前針對(duì)400G以太網(wǎng)的IEEE802.3bs標(biāo)準(zhǔn)也即將頒布。因此，對(duì)高速

2、以太網(wǎng)的物理層實(shí)現(xiàn)的研究具有重要的理論和實(shí)際意義。
　　本文首先從IEEE802.3ba和IEEE802.3bmTM/D1.1兩個(gè)標(biāo)準(zhǔn)入手，簡要地介紹了它們所定義的100GE物理層體系結(jié)構(gòu)和物理編碼子層(PCS)的功能實(shí)現(xiàn)，確定需要完成的100GE發(fā)送端PCS及其時(shí)鐘兩電路的設(shè)計(jì)指標(biāo)。由于PCS時(shí)鐘電路是基于全數(shù)字鎖相環(huán)(ADPLL)結(jié)構(gòu)，所以又介紹了ADPLL的基本概念、基本原理、常用的結(jié)構(gòu)和主要噪聲源及噪聲源對(duì)抖動(dòng)的影響。

3、r>　　然后對(duì)100G以太網(wǎng)物理層進(jìn)行了研究，根據(jù)IEEE802.3ba和IEEE802.3bmTM/D1.1及設(shè)計(jì)指標(biāo)，確定了100GE物理層系統(tǒng)架構(gòu)方案，其中電氣接口采用4×25Gbps。并基于0.18μm CMOS工藝采用半定制設(shè)計(jì)方法完成了100GE發(fā)送端物理編碼子層(PCS)電路的設(shè)計(jì)，其中包括64B/66B編碼器、256位并行擾碼器、多通道分發(fā)電路和66∶8變速箱。針對(duì)PCS電路工作頻率高的特點(diǎn)，本文對(duì)電路結(jié)構(gòu)進(jìn)行了優(yōu)化并采

4、用流水線方法設(shè)計(jì)和實(shí)現(xiàn)。其中，對(duì)于64B/66B編碼器，首先詳細(xì)地分析了64B/66B編碼器的編碼原理，然后根據(jù)編碼原理設(shè)計(jì)出優(yōu)化64B/66B編碼器的結(jié)構(gòu)，保證了其工作速度滿足要求。為了提高擾碼器的工作速度，設(shè)計(jì)了256位并行擾碼器，并對(duì)并行擾碼器的結(jié)構(gòu)進(jìn)行優(yōu)化，以便其能夠通過流水線方式提高速度。由IEEE802.3ba標(biāo)準(zhǔn)可知，對(duì)于100GE而言，多通道必須分發(fā)為20路虛擬通道，本文巧妙地把4路輸入數(shù)據(jù)先進(jìn)行串并轉(zhuǎn)換，在并行輸出的時(shí)

5、候按(0，4，8，12，16)，(1，5，9，13，17)，(2，6，10，14，18)，(3，7，11，15，19)方式輸出，從而達(dá)到20路輪循分發(fā)的目的。最后，對(duì)于高速66∶8變速箱，本文提出了一種基于輪循存儲(chǔ)方式的寄存器結(jié)構(gòu)變速箱，采用專門設(shè)計(jì)的存儲(chǔ)方式使其可以在一個(gè)時(shí)間范圍內(nèi)開始輸出，而不只限于某一時(shí)間點(diǎn)才能輸出，從而最大限度地減少了輸入輸出時(shí)鐘相位差的影響，大大提高了電路的速度和穩(wěn)定性。實(shí)際測(cè)試結(jié)果表明該變速箱的工作頻率可達(dá)7

6、00MHz。另外，為了節(jié)省面積，通過共享資源的方法，把原本需要的20個(gè)計(jì)數(shù)器減為3個(gè)，從而減小了電路面積。本文采用0.18μm CMOS工藝設(shè)計(jì)了發(fā)送端PCS電路，并流片驗(yàn)證，芯片面積為2.89mm2（包括焊盤）。測(cè)試結(jié)果表明該電路功能正確，可以實(shí)現(xiàn)100Gb/s的處理速度，功耗為330.26mW。
　　最后，為了給PCS電路提供多個(gè)時(shí)鐘源，本文設(shè)計(jì)了基于ADPLL的PCS時(shí)鐘電路，該時(shí)鐘電路的輸入?yún)⒖紩r(shí)鐘為390.625MHz，

7、輸出時(shí)鐘頻率分別78.125MHz、644.53125MHz和2.57GHz。該ADPLL采用鑒頻鑒相控制器結(jié)構(gòu)，具有分辨率高，鎖定范圍寬的特點(diǎn)。其中，基于半定制電路實(shí)現(xiàn)的分頻器采用移位計(jì)數(shù)方式實(shí)現(xiàn)以提高電路的運(yùn)行速度;全定制的高速4分頻器用二級(jí)高速2分頻實(shí)現(xiàn)，該高速2分頻器則采用TSPC鎖存器結(jié)構(gòu)，以提高工作速度;此外，ADPLL中的鑒頻鑒相控制器采用了前向預(yù)測(cè)法，以加快相位的鎖定，同時(shí)減小鎖定后的瞬時(shí)相位差。最后，ADPLL中最關(guān)鍵