基于FPGA的脈沖神經(jīng)網(wǎng)絡(luò)加速器的設(shè)計(jì).pdf

1、隨著物聯(lián)網(wǎng)的飛速發(fā)展和電子產(chǎn)品的日益普及，智能硬件對(duì)計(jì)算能力和信息處理的實(shí)時(shí)性提出了更高的要求。與計(jì)算機(jī)相比，生物大腦的工作頻率低、并行度高、容錯(cuò)能力強(qiáng)，能高效地完成各種實(shí)時(shí)任務(wù)。為了提高智能硬件的計(jì)算效率，生物神經(jīng)網(wǎng)絡(luò)的概念廣泛應(yīng)用于計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)。脈沖神經(jīng)網(wǎng)絡(luò)(Spiking Neuron Network，SNN)是一種基于離散神經(jīng)脈沖原理進(jìn)行信息處理的人工神經(jīng)網(wǎng)絡(luò)，本文提出了一種基于FPGA的靈活可配神經(jīng)網(wǎng)絡(luò)加速器架構(gòu)，支持神經(jīng)

2、網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)、連接權(quán)值的靈活配置。
　　本文首先簡(jiǎn)單介紹了生物神經(jīng)元的行為，選擇簡(jiǎn)單的LIF(Leaky Integrate and Fire，LIF)模型作為神經(jīng)元的基本模型，并在算法層對(duì)LIF數(shù)學(xué)模型進(jìn)行公式分解和浮點(diǎn)轉(zhuǎn)定點(diǎn)的優(yōu)化，以適于FPGA的硬件實(shí)現(xiàn)。采用事件驅(qū)動(dòng)作為神經(jīng)元的驅(qū)動(dòng)方式以提高SNN計(jì)算的實(shí)時(shí)性，減少存儲(chǔ)資源的浪費(fèi)。
　　其次介紹了SNN加速器的硬件設(shè)計(jì)，包括整體硬件架構(gòu)、單個(gè)LIF神經(jīng)元的設(shè)計(jì)、LIF

3、神經(jīng)元的流水線設(shè)計(jì)、SNN分類策略以及片上存儲(chǔ)資源的使用優(yōu)化。制訂了傳輸協(xié)議以保證神經(jīng)網(wǎng)絡(luò)配置數(shù)據(jù)的正常傳輸。利用VSC仿真工具驗(yàn)證SNN加速器的功能。在實(shí)現(xiàn)過程中采用時(shí)分復(fù)用技術(shù)將硬件中實(shí)現(xiàn)的8個(gè)物理神經(jīng)元復(fù)用為256個(gè)邏輯神經(jīng)元。采用三級(jí)流水線架構(gòu)計(jì)算神經(jīng)元模電壓，以提高神經(jīng)元數(shù)據(jù)處理效率。
　　然后介紹了SNN驗(yàn)證平臺(tái)MINSOC的總體架構(gòu)和工作原理，包括內(nèi)核OR1200、Wishbone總線協(xié)議、SPI自啟動(dòng)電路和SDRA

4、M控制器的介紹。
　　最后采用手寫數(shù)字識(shí)別的應(yīng)用對(duì)實(shí)現(xiàn)的SNN加速器的功能和性能進(jìn)行驗(yàn)證。構(gòu)建手寫數(shù)字識(shí)別網(wǎng)絡(luò)架構(gòu)，采用MNIST數(shù)據(jù)集作為測(cè)試樣例，采用XC6SLX45 CSG324 FPGA實(shí)現(xiàn)整個(gè)神經(jīng)網(wǎng)絡(luò)架構(gòu)，工作頻率可達(dá)50MHz，識(shí)別準(zhǔn)確率高達(dá)93％。SNN加速器模擬一個(gè)神經(jīng)元行為需要20ns，完成所有神經(jīng)元更新的時(shí)間為640ns，處理速度比實(shí)際的生物神經(jīng)元處理脈沖刺激約快1600倍。SNN加速器的性能略優(yōu)國外同類型加速