通用高速信號處理平臺設(shè)計及接口實現(xiàn).pdf

1、傳統(tǒng)的信號處理平臺因其可重復(fù)性不夠、缺乏通用性等缺點已不能滿足高速信號處理對靈活性的要求。根據(jù)實際需求，設(shè)計了基于VPX架構(gòu)的高速信號處理平臺方案，并實現(xiàn)了平臺中的數(shù)據(jù)存儲及傳輸技術(shù)。平臺采用高性能FPGA作為信號處理芯片，實現(xiàn)信號的并行處理；采用DDR3 SDRAM進(jìn)行數(shù)據(jù)的存儲；采用GTX進(jìn)行高速數(shù)據(jù)傳輸。平臺可擴(kuò)展性好、通用性強(qiáng)，具備很強(qiáng)的信號處理、存儲和傳輸能力。
　　針對平臺中大量數(shù)據(jù)的緩存，利用Xilinx提供的MI

2、GIP核，設(shè)計了基于FPGA的DDR3控制器。通過對MIG核用戶接口的分析和設(shè)計，完成了對DDR3的讀寫控制，并設(shè)計了自檢模型，完成了控制器的硬件測試。結(jié)果表明，在DDR3主時鐘頻率為800MHz時，其持續(xù)讀寫速度達(dá)到3.2GB/s，足以滿足需求。控制器具有較好的靈活性和可移植性，可以靈活的應(yīng)用到不同的工程中。
　　平臺中FPGA之間采用GTX進(jìn)行數(shù)據(jù)傳輸，以GTX收發(fā)器作為物理層，以Aurora8B/10B作為通信協(xié)議，完成了高