基于vhdl秒表設(shè)計(jì)說(shuō)明書(shū)

1、EDA設(shè)計(jì)論文題目基于VHDL秒表設(shè)計(jì)學(xué)院信息科學(xué)與工程學(xué)院專業(yè)電子信息工程班級(jí)XXXXXX學(xué)號(hào)XXXXXX姓名XXXXXX指導(dǎo)教師XXXXXX職稱講師2011年12月21日3與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)完全集成化豐富的設(shè)計(jì)庫(kù)、模塊化工具、支持多種硬件描述語(yǔ)言及有多種高級(jí)編程語(yǔ)言接口等特點(diǎn)。QuartusII是Altera公司推出的CPLDFPGA開(kāi)發(fā)工具，QuartusII提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，

2、包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片平面布局連線編輯；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用SignalTapII邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)

3、的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。3、QuartusII軟件設(shè)計(jì)流程（1)打開(kāi)QuartusII軟件。（2)選擇路徑。注意：工作目錄名不能有中文。（3)添加設(shè)計(jì)文件。（4)選擇FPGA器件。Family選擇Cyclone，240，8。（5)建立原理圖或用VHDL語(yǔ)言描述設(shè)計(jì)電路。（6)對(duì)原理圖或用VHDL語(yǔ)言進(jìn)行編譯，無(wú)誤后進(jìn)行添加信號(hào)。（