微型計算機(jī)系統(tǒng)與接口：ch(12)

1、第二章 微處理器,8086 微處理器 IA 微處理器的進(jìn)化 Pentium 微處理器,2.2 IA 微處理器的進(jìn)化 ---IA處理器性能的提高及采用的相關(guān)技術(shù),從78年推出的8086到2000年推出的Pentium4，速度和集成度上千倍的增長微處理機(jī)的運行速度、處理能力、存儲容量是技術(shù)人員追求的目標(biāo)處理器和存儲器的速度間隙是影響處理及性能的一個主要矛盾矛盾是推動技術(shù)發(fā)展的動力,1、預(yù)取指令隊列,較快速度指令執(zhí)行和

2、較慢速度指令讀取的矛盾預(yù)取指令隊列——增強(qiáng)指令級并行性,IA微處理器的預(yù)取指令隊列,2、地址流水線和Cache技術(shù),80386： 20~25Mhz CPU 可以實現(xiàn)零等待的存儲器訪問交叉存儲和地址流水線技術(shù)加快訪問速度 16M:交叉存儲 70ns ->110ns; 流水線->140ns存儲器分層和外部Cache 256kB SRAM 存取時間<25nsCPU和Cache的數(shù)據(jù)傳送是通過

3、外部總線進(jìn)行的，外部總線又成為制約CPU訪問時間的因素。,,,80386的地址流水線訪問和交叉存儲,,2、地址流水線和Cache技術(shù),80486：Cache設(shè)計在CPU芯片中，內(nèi)部統(tǒng)一Cache結(jié)構(gòu)代碼與數(shù)據(jù)統(tǒng)一存放在同一Cache中 5級流水線，1條指令/CLK （）內(nèi)部統(tǒng)一Cache結(jié)構(gòu)發(fā)生Cache的爭用問題 例如：執(zhí)行MOV mem，reg,2、地址流水線和Cache技術(shù),代碼與數(shù)據(jù)分離的Cache結(jié)構(gòu) 獨立

4、的8KB代碼Cache和8KB數(shù)據(jù)Cache 兩級Cache（ Pentium 和486）采用了二級Cache技術(shù)，在內(nèi)部Cache不命中時，訪問CPU外部的第二級Cache（Pentium）Cache的發(fā)展，單條流水線的指令執(zhí)行速度已經(jīng)不能和指令的快速預(yù)取相匹配指令隊列加長，刷新代價增大,3、超標(biāo)量流水線技術(shù)與指令分支預(yù)測,Pentium CPU：超標(biāo)量流水線使得Pentium的整數(shù)指令執(zhí)行速度比80486提高1倍,浮點

5、指令提高4倍 Pentium采用了指令的分支預(yù)測技術(shù)，在預(yù)測正確的情況下，不發(fā)生時間延誤。,4、MMU和虛擬存儲器,MMU和虛擬存儲機(jī)制擴(kuò)大存儲空間286：MMU，16MB物理、1GB虛擬16K個段描述符描述16K個存儲段，每段64KB實模式1M386：MMU增加分頁選擇，線形—物理地址轉(zhuǎn)換，4GB物理、64TB虛擬控制寄存器CR0：PE位，實模式—保護(hù)模式轉(zhuǎn)換Pentium：64GB物理空間、 64TB虛擬

6、,5、 IA處理器的 寄存器組織,寄存器字長和功能的擴(kuò)充支持性能提高字長增加到32位系統(tǒng)寄存器調(diào)試寄存器,1、 IA處理器的寄存器組織,1）基本結(jié)構(gòu)寄存器通用REGAX~DX — EAX~EDXSP、BP、SI、DI — ESP、EBP、ESI、EDI 段REGCS、SS、DS、ES、FS、GS (段描述符的索引)指令指針REG IP — EIP標(biāo)志REGFlags —— EFlags*2）系

7、統(tǒng)級寄存器控制REGCR0~CR3*，CR4 控制處理器系統(tǒng)級操作系統(tǒng)地址REGGDTR 存放全局描述符表的基地址和限長IDTR 存放中斷描述符表的基地址和限長LDTR 選擇符（LDT描述符的索引)TR 選擇符（當(dāng)前任務(wù)狀態(tài)段描述符的索引）3）調(diào)試與測試寄存器調(diào)試REGDR0~DR7 用于系統(tǒng)調(diào)試測試REGTR6~TR7，TR3~TR5 用于CPU內(nèi)部cache測