systemverilog斷言學(xué)習(xí)筆記

1、SystemVerilogSystemVerilog斷言學(xué)習(xí)筆記斷言學(xué)習(xí)筆記1一、前言隨著數(shù)字電路規(guī)模越來(lái)越大、設(shè)計(jì)越來(lái)越復(fù)雜，使得對(duì)設(shè)計(jì)的功能驗(yàn)證越來(lái)越重要。首先，我們要明白為什么要對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證？驗(yàn)證有什么作用？例如，在用FPGA進(jìn)行設(shè)計(jì)時(shí)，我們并不能確保設(shè)計(jì)出來(lái)的東西沒(méi)有功能上的漏洞，因此在設(shè)計(jì)后我們都會(huì)對(duì)其進(jìn)行驗(yàn)證仿真。換句話說(shuō)，驗(yàn)證的目的是徹底地驗(yàn)證被測(cè)設(shè)計(jì)以確保設(shè)計(jì)沒(méi)有功能上的缺陷。而即將介紹的SystemVerilog斷言

2、便是一門重要的驗(yàn)證技術(shù)，它可以盡早發(fā)現(xiàn)設(shè)計(jì)的缺陷以及提高驗(yàn)證的效率。二、基本概念1、什么是斷言斷言是設(shè)計(jì)屬性的描述。而斷言可以從設(shè)計(jì)的功能描述中推知，然后轉(zhuǎn)換成斷言。那么斷言是如何表現(xiàn)的呢？當(dāng)一個(gè)被檢查的屬性不像我們期望的那樣表現(xiàn)時(shí)，則該斷言失??；當(dāng)一個(gè)禁止在設(shè)計(jì)中出現(xiàn)的屬性發(fā)生時(shí)，則該斷言失敗。2、為什么要使用SystemVerilog斷言VerilogHDL也能實(shí)現(xiàn)斷言，但其存在不足之處：?VerilogHDL是一種過(guò)程語(yǔ)言，不能很

3、好地控制時(shí)序；?VerilogHDL是一種冗長(zhǎng)的語(yǔ)言，隨著斷言數(shù)量的增加，維護(hù)代碼將變得很困難；?語(yǔ)言的過(guò)程性使得測(cè)試同一時(shí)間段內(nèi)發(fā)生的并行事件相當(dāng)困難；?VerilogHDL沒(méi)有提供內(nèi)嵌的機(jī)制來(lái)提供功能覆蓋的數(shù)據(jù)。而SystemVerilog斷言具有如下特征：?它是一種描述性語(yǔ)言，可以完美描述時(shí)序的狀況；?語(yǔ)言本身非常精確且易于維護(hù)；?語(yǔ)言的描述性提供了對(duì)時(shí)間卓越的控制；?它提供了若干個(gè)內(nèi)嵌函數(shù)來(lái)測(cè)試特定的設(shè)計(jì)情況，并且提供了一些構(gòu)造