我的verilog學(xué)習(xí)筆記1

1、Verilog學(xué)習(xí)筆記1.我的第一個(gè)verilog程序：三態(tài)門modulethree_status_device(inoutoe)inputinoeoutputoutassignout=(oe)in:1bzendmodule其中oe為輸出有效端，當(dāng)oe置高則輸入能順利通過(guò)，否則輸出高阻態(tài)。查看TechnologySchematic后可知three_status_device模塊使用的FPGA內(nèi)部資源：分別是輸入緩沖器IBUF，非門INV

2、和三態(tài)緩沖器OBUFT。我們還可以通過(guò)ViewSynthesisRept來(lái)觀察到底使用了多少資源：我們可以看出所選的芯片類型為V5系列的fx100，SPEED等級(jí)為2，使用了1個(gè)查找表，1個(gè)FlipFlop觸發(fā)器和3個(gè)IO口。由于模塊比較簡(jiǎn)單，我們直接進(jìn)入后仿真階段；最后，我們可以通過(guò)中的ViewHDL2.組合邏輯：有毛刺怎么辦？引用《數(shù)字電路基礎(chǔ)》的描述，當(dāng)一個(gè)邏輯門的兩個(gè)輸入端的信號(hào)同時(shí)向相反方向變化，而變化的時(shí)間有差異的現(xiàn)象，稱為

3、競(jìng)爭(zhēng)。由競(jìng)爭(zhēng)而可能產(chǎn)生的輸出干擾脈沖的現(xiàn)象就叫做冒險(xiǎn)，也就是通俗上說(shuō)的毛刺。書上還給出了常用的消除競(jìng)爭(zhēng)冒險(xiǎn)的方法：消除互補(bǔ)相乘項(xiàng)：通過(guò)人為優(yōu)化邏輯表○1達(dá)式，消去同一信號(hào)的同反相同時(shí)存在項(xiàng)，降低競(jìng)爭(zhēng)的發(fā)生幾率。增加乘積項(xiàng)避免互補(bǔ)○2項(xiàng)相加：若組合邏輯表達(dá)式中，在某些信號(hào)取一定值的情況下，表達(dá)式可化為一個(gè)信號(hào)的同反相同時(shí)相乘或相加時(shí)，則需要人為加入相乘項(xiàng)以確保此時(shí)輸出狀態(tài)的穩(wěn)定。那么在verilog如何實(shí)現(xiàn)消除毛刺呢？信號(hào)在fpga器件中

4、通過(guò)邏輯單元連線時(shí)，一定存在延時(shí)。延時(shí)的大小不僅和連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)而且也和器件的制造工藝、工作環(huán)境等有關(guān)。因此信號(hào)在器件中傳輸?shù)臅r(shí)候所需要的時(shí)間是不能精確估計(jì)的，當(dāng)多路信號(hào)同時(shí)發(fā)生跳變的瞬間就產(chǎn)生了“競(jìng)爭(zhēng)冒險(xiǎn)”。這時(shí)，往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)就是“毛刺”。另外，由于fpga以及其它的cpld器件內(nèi)部的分布電容和電感對(duì)電路中的毛刺基本沒(méi)有什么過(guò)濾作用，因此這些毛刺信號(hào)就會(huì)被“保留”并傳遞到后一級(jí)，從而使得

5、毛刺問(wèn)題更加突出。盡管毛刺持續(xù)時(shí)間很短，但在高速電路中，這樣的毛刺足以使后一級(jí)電路產(chǎn)生“誤動(dòng)作”。要消除毛刺，我們先要了解FPGA內(nèi)部毛刺的具體特點(diǎn)：由于布線延遲，和器件延遲，取決于FPGA內(nèi)部結(jié)構(gòu)，這個(gè)涉及到約束問(wèn)題，shineboy19850420blog0910178252_efbd3.html，由于接觸不多，不在此進(jìn)行討論。通過(guò)閱讀資料，可以知道大多數(shù)毛刺都比較短（大概幾個(gè)納秒），只要毛刺不出現(xiàn)在時(shí)鐘跳變沿，毛刺信號(hào)就不會(huì)對(duì)系統(tǒng)

6、造成危害。FPGA中消除毛刺的常用方法是：1.觸發(fā)器輸出通過(guò)添加觸發(fā)器，使輸出信號(hào)在clk跳變沿進(jìn)行讀取，并輸出，能有效地降低毛刺的發(fā)生幾率。但這樣的話，延時(shí)也就增大。但是，毛刺的產(chǎn)生是不定時(shí)的，如果毛刺在時(shí)鐘跳變時(shí)期產(chǎn)生，則使用觸發(fā)器的方法無(wú)法解決問(wèn)題。2.信號(hào)延時(shí)法信號(hào)延時(shí)法，顧名思義，延時(shí)信號(hào)處理時(shí)期，等待信號(hào)穩(wěn)定時(shí)再對(duì)數(shù)據(jù)進(jìn)行處理。它的具體做法有很多：信號(hào)延時(shí)檢測(cè)○1信號(hào)延時(shí)方法很多，如使用門級(jí)電路延時(shí)，fpga的專用延時(shí)單元l

7、cell，毛刺的產(chǎn)生隨機(jī)性，單憑延時(shí)是無(wú)法解決問(wèn)題的。時(shí)鐘延時(shí)○2像使用觸發(fā)器的原理類似，通過(guò)增加時(shí)鐘計(jì)數(shù)器，對(duì)時(shí)鐘進(jìn)行分頻，加大時(shí)鐘間隔，來(lái)保證對(duì)信號(hào)進(jìn)行處理的時(shí)候信號(hào)已經(jīng)穩(wěn)定；或者為防止在信號(hào)檢測(cè)時(shí)鐘跳變時(shí)，信號(hào)發(fā)生變化，延時(shí)對(duì)信號(hào)檢測(cè)時(shí)間，比如加入標(biāo)志位寄存器，信號(hào)跳變后的下一個(gè)檢測(cè)時(shí)鐘對(duì)其檢測(cè)。這針對(duì)檢測(cè)時(shí)期瞬變信號(hào)導(dǎo)致檢測(cè)錯(cuò)誤的方法。狀態(tài)機(jī)檢測(cè)○3使用狀態(tài)機(jī)對(duì)信號(hào)進(jìn)行多次檢測(cè)，首先第一次檢測(cè)信號(hào)，進(jìn)入下一狀態(tài)，再次檢測(cè)信號(hào)并與