中文版verilog hdl簡(jiǎn)明教程第5章 門(mén)電平模型

1、中文版VerilogHDL簡(jiǎn)明教程：第5章門(mén)電平模型門(mén)電平模型本章講述VerilogHDL為門(mén)級(jí)電路建模的能力，包括可以使用的內(nèi)置基本門(mén)和如何使用它們來(lái)進(jìn)行硬件描述。5.1內(nèi)置基本門(mén)VerilogHDL中提供下列內(nèi)置基本門(mén)：1)多輸入門(mén)：nnxxn2)多輸出門(mén)：bufnot3)三態(tài)門(mén)：bufif0bufif1notif0notif14)上拉、下拉電阻：pulluppulldown5)MOS開(kāi)關(guān)：cmosnmospmosrcmosrnmo

2、srpmos6)雙向開(kāi)關(guān)：trantranif0tranif1rtranrtranif0rtranif1門(mén)級(jí)邏輯設(shè)計(jì)描述中可使用具體的門(mén)實(shí)例語(yǔ)句。下面是簡(jiǎn)單的門(mén)實(shí)例語(yǔ)句的格式。gate_type[instance_name](term1term2...termN)注意，instance_name是可選的；gate_type為前面列出的某種門(mén)類(lèi)型。各term用于表示與門(mén)的輸入輸出端口相連的線(xiàn)網(wǎng)或寄存器。同一門(mén)類(lèi)型的多個(gè)實(shí)例能夠在一個(gè)結(jié)構(gòu)形

3、式中定義。語(yǔ)法如下:gate_type例如:bufB1（Fan[0]，F(xiàn)an[1]，F(xiàn)an[2]，F(xiàn)an[3]，Clk）notN1（PhA，PhB，Ready）在第一個(gè)門(mén)實(shí)例語(yǔ)句中，Clk是緩沖門(mén)的輸入。門(mén)B1有4個(gè)輸出：Fan[0]到Fan[3]。在第二個(gè)門(mén)實(shí)例語(yǔ)句中，Ready是非門(mén)的唯一輸入端口。門(mén)N1有兩個(gè)輸出：PhA和PhB。5.4三態(tài)門(mén)三態(tài)門(mén)有:bufif0bufif1notif0notif1這些門(mén)用于對(duì)三態(tài)驅(qū)動(dòng)器建模。這些

4、門(mén)有一個(gè)輸出、一個(gè)數(shù)據(jù)輸入和一個(gè)控制輸入。三態(tài)門(mén)實(shí)例語(yǔ)句的基本語(yǔ)法如下：tristate_gate[instance_name](OutputAInputBControlC)第一個(gè)端口OutputA是輸出端口，第二個(gè)端口InputB是數(shù)據(jù)輸入，ControlC是控制輸入。根據(jù)控制輸入，輸出可被驅(qū)動(dòng)到高阻狀態(tài)，即值z(mì)。對(duì)于bufif0，若通過(guò)控制輸入為1，則輸出為z；否則數(shù)據(jù)被傳輸至輸出端。對(duì)于bufif1，若控制輸入為0，則輸出為z。對(duì)

5、于notif0，如果控制輸出為1，那么輸出為z；否則輸入數(shù)據(jù)值的非傳輸?shù)捷敵龆?。?duì)于notif1，若控制輸入為0；則輸出為z。例如:bufif1BF1（Dbus，MemData，Strobe）；notif0NT2(AddrAbusProbe)當(dāng)Strobe為0時(shí)，bufif1門(mén)BF1驅(qū)動(dòng)輸出Dbus為高阻；否則MemData被傳輸至Dbus。在第2個(gè)實(shí)例語(yǔ)句中，當(dāng)Probe為1時(shí)，Addr為高阻；否則Abus的非傳輸?shù)紸ddr。5.5上