用vhdl設(shè)計(jì)三八譯碼器。。超贊版

1、3838譯碼器的設(shè)計(jì)譯碼器的設(shè)計(jì)1設(shè)計(jì)目的與要求設(shè)計(jì)目的與要求隨著社會(huì)的進(jìn)一步發(fā)展，我們的生活各個(gè)地方都需要計(jì)算機(jī)的參與，有了計(jì)算機(jī)，我們的生活有了很大的便利，很多事情都不需要我們?nèi)藶榈膮⑴c了，只需要通過計(jì)算機(jī)就可以實(shí)現(xiàn)自動(dòng)控制。由此，計(jì)算機(jī)對(duì)我們的社會(huì)對(duì)我們每個(gè)人都是很重要的。所以我們要了解計(jì)算機(jī)得組成，內(nèi)部各種硬件，只有了解了計(jì)算機(jī)基本器件已經(jīng)相應(yīng)的軟件，才能促進(jìn)社會(huì)的發(fā)展。編碼器和譯碼器的設(shè)計(jì)是計(jì)算機(jī)的一些很基礎(chǔ)的知識(shí)，通過本次對(duì)

2、于編碼器和譯碼器的設(shè)計(jì)，可以讓我知道究竟這種設(shè)計(jì)是如何實(shí)現(xiàn)的，這種設(shè)計(jì)對(duì)我們的生活有什么幫助，這種設(shè)計(jì)可以用到我們生活的哪些方面，對(duì)我們的各種生活有什么重大的意義。1.11.1設(shè)計(jì)的目的設(shè)計(jì)的目的本次設(shè)計(jì)的目的是通過簡(jiǎn)單的譯碼器的設(shè)計(jì)掌握基本的計(jì)算機(jī)的一些有關(guān)的知識(shí)，通過查資料已經(jīng)自己的動(dòng)手設(shè)計(jì)去掌握EDA技術(shù)的基本原理已經(jīng)設(shè)計(jì)方法，并掌握VHDL硬件描述語言的設(shè)計(jì)方法和思想。以計(jì)算機(jī)組成原理為指導(dǎo)，通過將理論知識(shí)，各種原理方法與實(shí)際結(jié)

3、合起來，切實(shí)的親手設(shè)計(jì)，才能掌握這些非常有用的知識(shí)。通過對(duì)編碼器和譯碼器的設(shè)計(jì)，鞏固和綜合運(yùn)用所學(xué)知識(shí)，提統(tǒng)）分成外部（或稱可視部分及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。2.22.2VHDLVHDL的特點(diǎn)的特點(diǎn)1，功能強(qiáng)大，設(shè)計(jì)靈活：VHDL具有功能強(qiáng)大的語

4、言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。VHDL支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言所不能比擬的。VHDL還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。2，支持廣泛，易于修改：由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進(jìn)