多芯片封裝技術(shù)及其應(yīng)用

1、多芯片封裝技術(shù)及其應(yīng)用多芯片封裝技術(shù)及其應(yīng)用發(fā)表時間:200712320:17作者:tonyqin來源:半導(dǎo)體技術(shù)天地字體:小中大|打印多芯片封裝技術(shù)及其應(yīng)用1引言數(shù)十年來，集成電路封裝技術(shù)一直追隨芯片的發(fā)展而進(jìn)展，封裝密度不斷提高，從單芯片封裝向多芯片封裝拓展，市場化對接芯片與應(yīng)用需求，兼容芯片的數(shù)量集成和功能集成，為封裝領(lǐng)域提供出又一種不同的創(chuàng)新方法。手機(jī)器件的典型劃分方式包括數(shù)字基帶處理器、模擬基帶、存儲器、射頻和電源芯片。掉電數(shù)

2、據(jù)不丟失的非易失性閃存以其電擦除、微功耗、大容量、小體積的優(yōu)勢，在手機(jī)存儲器中獲得廣泛應(yīng)用。每種手機(jī)都強(qiáng)調(diào)擁有不同于其他型號的功能，這就使它需要某種特定的存儲器。日趨流行的多功能高端手機(jī)需要更大容量、更多類型高速存儲器子系統(tǒng)的支撐。封裝集成有靜態(tài)隨機(jī)存取存儲器（SRAM）和閃存的MCP，就是為適應(yīng)2.5G、3G高端手機(jī)存儲器的低功耗、高密度容量應(yīng)用要求而率先發(fā)展起來的，也是閃存實現(xiàn)各種創(chuàng)新的積木塊。國際市場上，手機(jī)存儲器MCP的出貨量增

3、加一倍多，廠商的收益幾乎增長三倍，一些大供應(yīng)商在無線存儲市場出貨的90％是MCP，封裝技術(shù)與芯片工藝整合并進(jìn)。2MCP內(nèi)涵概念在今年的電子類專業(yè)科技文獻(xiàn)中，MCP被經(jīng)常提及，關(guān)于MCP技術(shù)的內(nèi)涵概念不斷豐富，表述出其主要特征，當(dāng)前給定的MCP的概念為：MCP是在一個塑料封裝外殼內(nèi)，垂直堆疊大小不同的各類存儲器或非存儲器芯片，是一種一級單封裝的混合技術(shù)，用此方法節(jié)約小巧印刷電路板PCB空間。MCP所用芯片的復(fù)雜性相對較低，無需高氣密性和經(jīng)

4、受嚴(yán)格的機(jī)械沖擊試驗要求，當(dāng)在有限的PCB面積內(nèi)采用高密度封裝時，芯片尺寸越來越小，后者為疊層的芯片尺寸一樣大。MCP日趨定制化，能給顧客提供獨特的應(yīng)用解決方案，比單芯片封裝具有更高的效率，其重要性與日劇增，所涉及的關(guān)鍵工藝包括如何確保產(chǎn)品合格率，減薄芯片厚度，若是相同芯片的層疊組裝和密集焊線等技術(shù)。3.1確好芯片KGDKGD是封裝之前經(jīng)制造商老化、測試等早期失效淘汰驗證的電性能合格的芯片。這種良品芯片的篩選技術(shù)方案趨向多樣化。MCP的

5、商業(yè)模式首先基于KGD，以保證在MCP整合之前每個芯片都有特定的質(zhì)量和可靠性水平，能夠產(chǎn)生MCP高良品率，確保最終品質(zhì)，同時允許在一個獨立封裝單元里使用從不同廠商那里獲得的最合適的芯片。產(chǎn)業(yè)界開發(fā)各種各樣的性能測試?yán)匣瘖A具的方法，降低KGD成本花費。例如，整個圓片接觸系統(tǒng)、犧牲金屬層法、柔性探針接觸法、單芯片插槽法、凸點夾具法、激光修復(fù)等先進(jìn)技術(shù)，MCP具體分析每種方法的測試標(biāo)準(zhǔn)、預(yù)定質(zhì)量、可靠性等級，在確定KGD成本的基礎(chǔ)上，節(jié)省測試

6、時間甚至完全不需要老化測試，避免一個內(nèi)置芯片的缺陷導(dǎo)致整個MCP損失的潛在風(fēng)險，評估KGD的先決條件是必須精確定義所需的可靠性等級。3.2圓片背面減薄技術(shù)MCP可內(nèi)置疊層的芯片數(shù)量在迅速增加，內(nèi)含四個、五個、甚至八個芯片，產(chǎn)品化在1mm封裝高度下內(nèi)置五個芯片，在1.4mm封裝高度下，開發(fā)出內(nèi)置9個芯片疊層的產(chǎn)品，計劃2005年可內(nèi)置的芯片數(shù)為10個，2006年為11個。每塊MCP器件內(nèi)置芯片數(shù)量越多，其封裝高度也隨之增加，為解決這一矛盾

7、，研發(fā)MCP過程中，必須將電路層制作完后的圓片背面減薄瘦身，再劃片為單個芯片，MCP化。目前的減薄方法主要有超精密磨削、化學(xué)機(jī)械拋光、電化學(xué)腐蝕、濕法腐蝕、常壓等離子腐蝕、干式拋光等技術(shù)，提高圓片背面減薄加工效率，減小其表面和亞表面損傷，減緩或避免圓片翹曲變形，機(jī)械研磨減薄一般在150μm左右，等離子刻蝕方法可達(dá)100μm。高1.4mm封裝內(nèi)，5～6層疊片的MCP一般要求芯片減薄到85μm左右，如果是9片疊層的話，芯片厚度為70μm，小