正文頻率與相位測(cè)量系統(tǒng)控制電路的vhdl設(shè)計(jì)

1、德州學(xué)院物理系2008屆電子信息工程專業(yè)畢業(yè)論文1頻率與相位測(cè)量系統(tǒng)控制電路的VHDL設(shè)計(jì)韓元元（德州學(xué)院物理系山東德州253023）摘要本文利用VHDL語(yǔ)言對(duì)數(shù)據(jù)采集控制系統(tǒng)電路進(jìn)行了設(shè)計(jì)和硬件仿真，首先根據(jù)設(shè)計(jì)要求，通過對(duì)整個(gè)控制系統(tǒng)進(jìn)行分析，將整個(gè)系統(tǒng)劃分為五個(gè)子模塊：信號(hào)分頻模塊、控制信號(hào)產(chǎn)生模塊、時(shí)間檢測(cè)模塊、數(shù)據(jù)鎖存模塊和輸出選擇模塊并對(duì)各個(gè)模塊進(jìn)行了VHDL設(shè)計(jì)與波形仿真，最后完成總體系統(tǒng)的設(shè)計(jì)和波形仿真。通過對(duì)仿真波形圖

2、進(jìn)行分析，所設(shè)計(jì)的電路系統(tǒng)符合給定的設(shè)計(jì)要求。關(guān)鍵詞關(guān)鍵詞VHDL；CPLD；數(shù)據(jù)采集1引言在電子測(cè)量技術(shù)中，測(cè)頻測(cè)相是最基本的測(cè)量之一。頻率測(cè)量相對(duì)簡(jiǎn)單，但相位測(cè)量則困難得多。相位測(cè)量最初是測(cè)量信號(hào)一個(gè)周期的參數(shù)，精度在低頻時(shí)利用鎖相技術(shù)尚可，隨著大規(guī)?？删幊踢壿嬈骷拈_發(fā)應(yīng)用，因其工作頻率高，采集速度快，具有現(xiàn)場(chǎng)可編程特性，外擴(kuò)的器件少等優(yōu)點(diǎn)，人們?cè)陔娮酉到y(tǒng)設(shè)計(jì)時(shí)，逐漸將過去硬件難以實(shí)現(xiàn)的部分交給了FPGA處理實(shí)現(xiàn)。本文采用FPGA

3、CPLD技術(shù)，主要負(fù)責(zé)數(shù)據(jù)采集，具有高速而可靠的測(cè)控能力，具有比較強(qiáng)的數(shù)據(jù)處理能力，鍵盤輸入及顯示控制比較靈活，系統(tǒng)可擴(kuò)展性能比較好，整個(gè)系統(tǒng)性能價(jià)格比比較好。采用VHDL語(yǔ)言進(jìn)行軟件編程，利用MAXPLUSII軟件平臺(tái)進(jìn)行設(shè)計(jì)輸入、項(xiàng)目處理、項(xiàng)目校驗(yàn)及器件編程等。設(shè)計(jì)輸入可采用原理圖輸入、文本輸入、波形輸入或第三方EDA工具生成的設(shè)計(jì)網(wǎng)表文件等輸入方法；設(shè)計(jì)校驗(yàn)包括功能仿真、時(shí)序仿真和定時(shí)分析；器件編程是用經(jīng)過仿真確認(rèn)的配置文件配置C

4、PLD器件；在線校驗(yàn)是對(duì)編程后的CPLD器件加入實(shí)際的激勵(lì)信號(hào)進(jìn)行測(cè)試，檢查是否可完成預(yù)定功能；最后完成整個(gè)系統(tǒng)設(shè)計(jì)。德州學(xué)院系屆專業(yè)畢業(yè)論文德州學(xué)院物理系2008屆電子信息工程專業(yè)畢業(yè)論文32.2系統(tǒng)的設(shè)計(jì)方案頻率與相位測(cè)量系統(tǒng)控制電路的VHDL設(shè)計(jì)主要是設(shè)計(jì)數(shù)據(jù)采集控制電路，并由FPGA實(shí)現(xiàn)，按照數(shù)據(jù)采集控制電路系統(tǒng)的功能，可分成信號(hào)分頻、控制信號(hào)產(chǎn)生、時(shí)間檢測(cè)、數(shù)據(jù)鎖存和輸出選擇5個(gè)模塊。FPGA數(shù)據(jù)采集電路系統(tǒng)組成原理圖如圖2.

5、2：CLKCLKFCLKFENABLDA[18..0]CLEARCLK1ENABLCLEARCLK2LOADCLEABDA[18..0]DATA1[18..0]LOADDATA2[18..0]CLEABRESELENABLDATA3[18..0]CLKFPGA數(shù)據(jù)采集電路的功能是實(shí)現(xiàn)將待測(cè)正弦信號(hào)的周期、相位差轉(zhuǎn)變?yōu)?9位的數(shù)字量。根據(jù)系統(tǒng)的總體設(shè)計(jì)方案，F(xiàn)PGA數(shù)據(jù)采集的輸入信號(hào)有：CLK—系統(tǒng)工作用時(shí)鐘信號(hào)輸入端；CLK1CLK2—

6、兩路被測(cè)信號(hào)輸入端；ENABL—單片機(jī)發(fā)出的傳送數(shù)據(jù)使能信號(hào)，在ENABL的上升沿，F(xiàn)PGA向單片機(jī)傳送數(shù)據(jù)；RSEL—單片機(jī)發(fā)出的傳送數(shù)據(jù)類型信號(hào)，當(dāng)RSEL=0時(shí)，F(xiàn)PGA向單片機(jī)傳送被測(cè)信號(hào)頻率數(shù)據(jù)，當(dāng)RSEL=1時(shí)，F(xiàn)PGA向單片機(jī)傳送被測(cè)信號(hào)相位差數(shù)據(jù)。FPGA數(shù)據(jù)采集電路的輸出信號(hào)有：DATA3[18..0]—FPGA到單片機(jī)的數(shù)據(jù)輸出口，由輸出控制信號(hào)EN和RSEL控制。其應(yīng)實(shí)現(xiàn)的功能就是負(fù)責(zé)對(duì)被測(cè)信號(hào)頻率數(shù)據(jù)的實(shí)時(shí)測(cè)量。