電子與信息工程畢業(yè)論文任意波發(fā)生器的vhdl設(shè)計(jì)

1、<p>　　本 科 畢 業(yè) 設(shè) 計(jì)</p><p>　　任意波發(fā)生器的VHDL設(shè)計(jì)</p><p>　　所在學(xué)院 </p><p>　　專業(yè)班級 電子與信息工程 </p><p>　　學(xué)生姓名 學(xué)號 <

2、;/p><p>　　指導(dǎo)教師 職稱 </p><p>　　完成日期 年 月 </p><p><b>　　摘要</b></p><p>　　隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，人們對測試儀器技術(shù)指標(biāo)的要求不斷提高，傳統(tǒng)的信號發(fā)生器已不能滿足今后

3、測試的要求，這就需要更高精度的信號發(fā)生器。</p><p>　　本文闡述了一個(gè)采用直接數(shù)字頻率合成（DDS）技術(shù)，現(xiàn)場可編程門陣列（FPGA）為主要硬件，以EDA軟件MAXPLUS2為主要工具來實(shí)現(xiàn)的信號發(fā)生器的設(shè)計(jì)原理和實(shí)現(xiàn)方法的任意波發(fā)生器，通過修改程序能夠產(chǎn)生方波、正弦波、三角波、鋸齒波等不同信號波形。相對于傳統(tǒng)的信號發(fā)生器來說，它具有更好的靈活度和更好的性能，能夠更好地解決人們測量的需求。該信號發(fā)生器的四

4、個(gè)基本波形的頻率均要求達(dá)到1Hz—1MHz。</p><p>　　同時(shí)本課題還對需要用到的EDA及其FPGA邏輯器件、MAXPLUS2軟件和DDS原理進(jìn)行了介紹，對于設(shè)計(jì)方案也進(jìn)行了討論說明，以及對設(shè)計(jì)的仿真。當(dāng)然，在這過程中還是有遇到很多問題的，在文章結(jié)尾也做了簡要的闡述。</p><p>　　關(guān)鍵詞：任意波形發(fā)生器；直接數(shù)字頻率合成技術(shù)；現(xiàn)場可編程門陣列；</p><

5、;p><b>　　Abstract</b></p><p>　　With the continuous development of modern electronic technology, people to test instrument technology index of the constantly increasing demand, the traditional s

6、ignal generator already cannot satisfy the test in the future, this needs the signal generator higher precision</p><p>　　This article describes a use direct digital frequency synthesis (DDS) technology, the

7、complex programmable logic device FPGA as the main hardware, with EDA software MAXPLUS2 as the main tool to achieve the signal generator design principle and realization method, through the arbitrary wave generator can g

8、enerate the modified program square, sine wave, triangle wave, sawtooth wave and so on the different signal waveform. Compared with the traditional signal generator speaking, it has better flexi</p><p>　　Mea

9、nwhile, the subject of the need to use still interface and FPGA logic devices, EDA and DDS principle MAXPLUS2 software and are introduced, for design are also discussed, and the design that the simulation. Of course, in

10、this process to meet many problems or is there, in the end the paper also gives a brief.</p><p>　　Keywords: arbitrary waveform generator; DDS; FPGA.</p><p><b>　　目錄</b></p><

11、;p><b>　　第一章 概述1</b></p><p>　　1.1國內(nèi)外發(fā)展現(xiàn)狀1</p><p>　　1.2任意波形發(fā)生器的功能2</p><p>　　第二章 電子設(shè)計(jì)自動(dòng)化（EDA）簡介3</p><p>　　2.1 EDA概述3</p><p>　　2.2 EDA的工具軟件

12、及編程語言3</p><p>　　2.3 EDA中的可編程邏輯器件3</p><p>　　2.4 EDA的應(yīng)用4</p><p>　　2.5 EDA技術(shù)的發(fā)展趨勢4</p><p>　　第三章 MAXPLUS2軟件簡介6</p><p><b>　　3.1 概 述6</b></p

13、><p>　　3.2 Max+plusⅡ功能簡介6</p><p>　　3.3 Max+plusⅡ設(shè)計(jì)過程8</p><p>　　3.4 硬件描述語言VHDL11</p><p>　　第四章 直接數(shù)字式頻率合成器（DDS）簡介13</p><p>　　4.1 DDS電路工作原理13</p><

14、p>　　4.2 DDS優(yōu)點(diǎn)14</p><p><b>　　4.3實(shí)例14</b></p><p>　　第五章 實(shí)驗(yàn)設(shè)計(jì)16</p><p>　　5.1設(shè)計(jì)方案比較16</p><p>　　5.2設(shè)計(jì)方案16</p><p>　　5.3現(xiàn)場可編程邏輯器件（FPGA）芯片的介紹17

15、</p><p>　　5.3.1 FPGA工作原理17</p><p>　　5.3.2 FPGA芯片結(jié)構(gòu)17</p><p>　　5.3.3 FPGA的基本特點(diǎn)19</p><p>　　5.4 MAXPLUS2環(huán)境下設(shè)計(jì)流程及總體電路19</p><p>　　5.4.1設(shè)計(jì)流程19</p>&l

16、t;p>　　5.4.2 總體電路20</p><p>　　5.5 波形數(shù)據(jù)生成20</p><p>　　5.5.1 正弦波20</p><p>　　5.5.2 方波20</p><p>　　5.5.3 三角波21</p><p>　　5.5.4 鋸齒波21</p><p>　　

17、5.6 MAXPLUS2中宏模塊的設(shè)計(jì)21</p><p>　　5.6.1 ROM的基本邏輯參數(shù)21</p><p>　　5.6.2 ROM波形存儲器的設(shè)計(jì)22</p><p>　　第六章 仿真實(shí)驗(yàn)23</p><p>　　6.1 正弦波23</p><p>　　6.2 三角波24</p>&

18、lt;p><b>　　6.3 方波25</b></p><p>　　6.4 鋸齒波26</p><p>　　6.5 結(jié)果分析27</p><p><b>　　第七章 結(jié)論28</b></p><p><b>　　致謝29</b></p><p

19、><b>　　[參考文獻(xiàn)]30</b></p><p><b>　　第一章 概述</b></p><p>　　1.1國內(nèi)外發(fā)展現(xiàn)狀</p><p>　　波形發(fā)生器廣泛應(yīng)用于電子電路、自動(dòng)控制和科學(xué)試驗(yàn)領(lǐng)域，是一種為電子測量工作提供符合嚴(yán)格技術(shù)要求的電信號設(shè)備，和示波器、電壓表等儀器一樣是最普通、最基本也是應(yīng)用最為廣

20、泛的電子儀器之一，幾乎所有電參量的測量都要用到波形發(fā)生器。隨著通信、雷達(dá)的不斷發(fā)展，對信號源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率的個(gè)數(shù)以及信號波形的形狀也提出越來越多的要求。不僅要求能產(chǎn)生正弦波、方波等標(biāo)準(zhǔn)波形，還能根據(jù)需要產(chǎn)生任意波形，且操作方便，輸出波形質(zhì)量好，輸出頻率范圍寬，輸出頻率穩(wěn)定度、準(zhǔn)確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時(shí)輸出波形相位連續(xù)等。</p><p>　　任意波形發(fā)生器是隨著不斷進(jìn)

21、步的計(jì)算機(jī)技術(shù)和微電子技術(shù)在測量儀器中的應(yīng)用而形成和發(fā)展起來的一類新型信號源。它既可輸出標(biāo)準(zhǔn)函數(shù)信號，也可以產(chǎn)生由用戶定義的非標(biāo)準(zhǔn)函數(shù)波形信號，并且有豐富的模擬調(diào)制和數(shù)字調(diào)制功能，能為不同的應(yīng)用領(lǐng)域提供各種標(biāo)準(zhǔn)或非標(biāo)準(zhǔn)信號，尤其在水下聲納、通信、雷達(dá)導(dǎo)航等裝備的研制、生產(chǎn)、維修中是必不可少的。</p><p>　　采用可變時(shí)鐘和計(jì)數(shù)器尋址的任意波形發(fā)生器在一段時(shí)期內(nèi)曾有廣泛的應(yīng)用，其采樣時(shí)鐘頻率較高且可調(diào)，但其對

22、硬件要求比較高，因次需要高性能的鎖相環(huán)及截止頻率可調(diào)的低通濾波器（或者多個(gè)低通濾波器），且頻率分辨率低，切換速度較慢，所以已經(jīng)逐步退出市場。</p><p>　　目前市場上的任意波形發(fā)生器主要采用直接數(shù)字合成（Direct Digital Synthesuzer，DDS）技術(shù)，這種任意波發(fā)生器不僅可以產(chǎn)生可變頻的載頻信號、各種調(diào)制信號，同時(shí)還能和計(jì)算機(jī)配合產(chǎn)生用戶自定義的有限帶寬的任意信號，可以為多種領(lǐng)域的測試提

23、供寬帶寬、高分辨率的測試信號。基于DDS技術(shù)的任意波形發(fā)生器具有輸出頻率穩(wěn)定,波形質(zhì)量好和輸出頻率范圍寬等一系列獨(dú)特的優(yōu)點(diǎn),是任意波形發(fā)生器研究的一個(gè)重要方向。</p><p>　　任意波形發(fā)生器發(fā)展到今天，從產(chǎn)品結(jié)構(gòu)形式來劃分，主要包含三種：</p><p>　?。?）獨(dú)立儀器結(jié)構(gòu)形式</p><p>　?。?）PC（Personal Computer）總線式&l

24、t;/p><p><b>　?。?）VXI模塊式</b></p><p>　　從目前的發(fā)展?fàn)顩r來看，任意波形發(fā)生器在國外的研制及生產(chǎn)技術(shù)已較為成熟。以安捷倫（Agilent）和泰克（Tektronix）為代表的國際電子測量儀器公司在此領(lǐng)域進(jìn)行了卓有成效的研究和開發(fā)，該產(chǎn)品無論在技術(shù)方面還是市場占有率方面都在國際上享有盛譽(yù)，但其價(jià)格也是相當(dāng)?shù)陌嘿F，高端型號每臺價(jià)格都在幾萬美

25、金左右，低端的也要幾萬人民幣。Tektronix公司的獨(dú)立結(jié)構(gòu)任意波形發(fā)生器AFG3000系列功能完善，操作方便，可以以多種方式連接到PC機(jī)上，其最高采樣率能達(dá)到2GS/s，輸出信號最高頻率為240MHz，任意波頻率50MHz，并配備的強(qiáng)大的波形編輯軟件ArbExpress，用戶可以方便地創(chuàng)建和編輯自己的波形。Agilent公司的PXI模塊任意波形發(fā)生器采樣率已經(jīng)能達(dá)到1.25GS/s，最高輸出頻率500MHz。我國從上世紀(jì)90年代開始

26、研制任意波形發(fā)生器，近年來也有一批本土廠商奮起直追，并取得了可喜的成果。例如南京盛普科技電子有限公司的SPF120型信號發(fā)生器的主波輸出頻率達(dá)到了120MHz，任意波最高頻率為100KHz。</p><p>　　1.2任意波形發(fā)生器的功能</p><p>　　任意波形發(fā)生器既具有其他信號源的信號生成能力，又可以通過各種編輯手段計(jì)算出任意的波形采樣數(shù)據(jù)，能夠方便地合成其他信號發(fā)生器所不能生成

27、的任意波形，從而滿足測試和仿真實(shí)驗(yàn)的要求 [5]。</p><p>　　任意波形發(fā)生器的主要功能包括[5]：</p><p><b>　?。?）函數(shù)發(fā)生功能</b></p><p>　　在試驗(yàn)中驗(yàn)證電路功能、穩(wěn)定性和可靠性時(shí)，需要給它施加一個(gè)理想波形，而任意波形發(fā)生器就能替代函數(shù)發(fā)生器提供正弦波、方波、鋸齒波、三角波等波形，同時(shí)還具有各種調(diào)制和

28、掃頻能力。任意波形發(fā)生器的這一基礎(chǔ)功能能夠滿足一般實(shí)驗(yàn)的信號需求。</p><p><b>　?。?）任意波形生成</b></p><p>　　在實(shí)際電子環(huán)境中運(yùn)行的設(shè)備，由于各種干擾的存在以及環(huán)境的因素，電路中往往存在各種缺陷信號和瞬變信號，例如過脈沖、尖峰、阻尼瞬變、頻率突變等。任意波形發(fā)生器可以模擬這些特殊信號，用來測試系統(tǒng)的實(shí)際性能。</p>&

29、lt;p><b>　?。?）信號還原功能</b></p><p>　　在軍事、航空等領(lǐng)域中，有些電路運(yùn)行環(huán)境很難估計(jì)，設(shè)計(jì)完成之后，還需要在現(xiàn)實(shí)環(huán)境中更進(jìn)一步的進(jìn)行實(shí)驗(yàn)驗(yàn)證，但有些實(shí)驗(yàn)的成本很高且風(fēng)險(xiǎn)性很大，實(shí)驗(yàn)員不可能重復(fù)作實(shí)驗(yàn)來判斷所設(shè)計(jì)產(chǎn)品的可行性和穩(wěn)定性。此時(shí)，可以利用任意波形發(fā)生器的信號還原功能。所以當(dāng)我們在做一些高耗費(fèi)、高風(fēng)險(xiǎn)的實(shí)驗(yàn)時(shí)，可以通過示波器把實(shí)際中所要用到的波形記

30、錄下來，再下載到任意波形發(fā)生器中，通過任意波形發(fā)生器還原實(shí)驗(yàn)中得到的實(shí)際波形并加到設(shè)計(jì)電路中，做進(jìn)一步的實(shí)驗(yàn)驗(yàn)證 [5]。</p><p>　　第二章 電子設(shè)計(jì)自動(dòng)化（EDA）簡介</p><p><b>　　2.1 EDA概述</b></p><p>　　20世紀(jì)90年代以來，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)

31、方法，并進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的應(yīng)用，他們?yōu)閿?shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的使用可以如同軟件設(shè)計(jì)那樣方便并可重復(fù)使用。這一切改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。 </p><p>　　EDA技術(shù)是電子設(shè)計(jì)領(lǐng)域的一

32、場革命，它就是以計(jì)算機(jī)為工具，設(shè)計(jì)者通過EDA軟件平臺，用硬件描述語言VHDL來設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等。EDA技術(shù)的出現(xiàn)，在極大地提高電路設(shè)計(jì)的效率和可操作性的同時(shí)，也減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 </p><p>　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，很多工作都可以通過

33、計(jì)算機(jī)來完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出PCB版圖的整個(gè)過程在計(jì)算機(jī)上進(jìn)行自動(dòng)處理完成。 </p><p>　　2.2 EDA的工具軟件及編程語言 </p><p>　　EDA工具軟件大致上可分為芯片設(shè)計(jì)輔助軟件、可編程芯片輔助設(shè)計(jì)軟件、系統(tǒng)設(shè)計(jì)輔助軟件等三類。 </p><p>　　目前進(jìn)入我國并具有廣泛影響的EDA軟件是系統(tǒng)設(shè)計(jì)軟件輔助類和可編

34、程芯片輔助設(shè)計(jì)軟件著兩種，如Protel、Matlab、 Altium Designer、PSPICE、multiSIM10、OrCAD、LSIIogic、MicroSim、ISE、PCAD、modelsim等等。這些工具都有較強(qiáng)的功能，應(yīng)用方面也比較廣闊，例如許多的軟件都可以進(jìn)行電路設(shè)計(jì)與仿真，同時(shí)還可以進(jìn)行PCB自動(dòng)布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口等等方面。 </p><p>　　EDA在編程語言

35、方面常用的有以下幾種：</p><p>　　1、VHDL語言：超高速集成電路硬件描述語言（VHSIC Hardware Deseription Languagt，簡稱VHDL），是IEEE的一項(xiàng)標(biāo)準(zhǔn)設(shè)計(jì)語言。它源于美國國防部提出的超高速集成電路（Very High Speed Integrated Circuit，簡稱VHSIC）計(jì)劃，是ASIC設(shè)計(jì)和PLD設(shè)計(jì)的一種主要輸入工具。 </p><

36、;p>　　2、Veriolg HDL：是Verilog公司推出的硬件描述語言，與VHDL語言在ASIC設(shè)計(jì)方面平分秋色。 </p><p>　　2.3 EDA中的可編程邏輯器件</p><p>　　EDA中的可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。在這種兩中可編程邏輯器件中，F(xiàn)PGA具有最高的邏輯密度、最豐富的特性和最高的性能。如今

37、最新的FPGA器件，可提供八百萬“系統(tǒng)門”（相對邏輯密度）。 這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如IBM Power PC）、大容量存儲器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（device-to-device）信號技術(shù)。FPGA被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等。 </p><p>　　與此相比，CPLD提供的邏輯資源就比較少，最高約1萬門

38、。 但是，CPLD提供了非常好的可預(yù)測性，因此對于關(guān)鍵的控制應(yīng)用還是很理想的。</p><p>　　2.4 EDA的應(yīng)用 </p><p>　　EDA在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等各方面都發(fā)揮著巨大的作用。</p><p>　　在教學(xué)方面，主要是讓學(xué)生了解EDA的基本概念和基本原理、掌握用VHDL語言編寫程序時(shí)的規(guī)范、掌握邏輯綜合的理論和算法、使用EDA工具進(jìn)行電子

39、電路課程的實(shí)驗(yàn)驗(yàn)證并從事簡單系統(tǒng)的設(shè)計(jì)。一般學(xué)習(xí)電路仿真工具（如multiSIM、PSPICE）和PLD開發(fā)工具（如Altera/Xilinx的器件結(jié)構(gòu)及開發(fā)系統(tǒng)），為今后工作打下基礎(chǔ)。 </p><p>　　科研方面主要是利用虛擬儀器進(jìn)行產(chǎn)品測試；利用電路仿真工具進(jìn)行電路設(shè)計(jì)與仿真；從事PCB設(shè)計(jì)和ASIC設(shè)計(jì)；將CPLD/FPGA器件實(shí)際應(yīng)用到儀器設(shè)備中等。 </p><p>　　在產(chǎn)

40、品設(shè)計(jì)與制造方面，包括計(jì)算機(jī)仿真，產(chǎn)品開發(fā)中的EDA工具應(yīng)用、系統(tǒng)級模擬及測試環(huán)境的仿真，生產(chǎn)流水線的EDA技術(shù)應(yīng)用、產(chǎn)品測試等各個(gè)環(huán)節(jié)。如PCB的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、ASIC的制作過程等。 </p><p>　　從應(yīng)用領(lǐng)域來看，EDA技術(shù)已經(jīng)滲透到各行各業(yè)，包括在機(jī)械、電子、通信、航空航航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域。與此同時(shí)，EDA的功能日益強(qiáng)大，由原先功能比較單一的軟件，

41、到現(xiàn)在增加了很多新用途。如AutoCAD軟件可用于機(jī)械及建筑設(shè)計(jì)，也擴(kuò)展到建筑裝璜及各類效果圖、汽車和飛機(jī)的模型、電影特技等領(lǐng)域[13]。 </p><p>　　2.5 EDA技術(shù)的發(fā)展趨勢 </p><p>　　從目前的EDA技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。EDA在中國的市場已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的還是PCB制板和小型ASIC領(lǐng)域

42、，僅有小部分的設(shè)計(jì)人員開發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺灣和美國的設(shè)計(jì)工程師形成更有力的競爭，中國的設(shè)計(jì)隊(duì)伍有必要引進(jìn)和學(xué)習(xí)一些最新的EDA技術(shù)。 </p><p>　　在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以網(wǎng)絡(luò)技術(shù)、數(shù)字技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長點(diǎn)。還要大力推進(jìn)制造業(yè)信息化，積

43、極開展計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助工程（CAE）、產(chǎn)品數(shù)據(jù)管理（PDM）、計(jì)算機(jī)輔助工藝（CAPP）、計(jì)算機(jī)機(jī)輔助制造（CAM）、制造資源計(jì)劃（MRPII）及企業(yè)資源管理（ERP）等。有條件的企業(yè)可開展“網(wǎng)絡(luò)制造”，便于合作設(shè)計(jì)、合作制造，參與國內(nèi)和國際競爭。開展“數(shù)控化”工程和“數(shù)字化”工程。自動(dòng)化儀表的技術(shù)發(fā)展趨勢的測試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測量、控制、通信與計(jì)算機(jī)（M3C）結(jié)構(gòu)。在ASIC和P

44、LD設(shè)計(jì)方面，向低電壓、超高速、低功耗、高密度方面發(fā)展。 </p><p>　　現(xiàn)在對于外設(shè)技術(shù)與EDA工程相結(jié)合的市場前景非?？春茫缃M合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。自1995年以來，中國加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推出了一系列設(shè)計(jì)活動(dòng)以應(yīng)對EDA市場在亞太其他地區(qū)的競爭。 </p><p>　　在EDA軟件開發(fā)方面，目前主要集中在美國。而各國也正在努力開發(fā)

45、相應(yīng)的工具。韓國、日本都有EDA設(shè)計(jì)工具，但不對外開放。中國華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。相信在不久的將來會有更多更好的設(shè)計(jì)工具在各地開花并結(jié)果。據(jù)最新統(tǒng)計(jì)顯示，中國和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場，年增長率分別達(dá)到了50%和30%。</p><p>　　第三章 MAXPLUS2軟件簡介</p><p><b>　　3.1 概 述&l

46、t;/b></p><p>　　Max+plusⅡ是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。在Max+plusⅡ上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。</p><p>　　Max+plu

47、sⅡ開發(fā)系統(tǒng)的特點(diǎn)</p><p><b>　　開放的界面</b></p><p><b>　　與結(jié)構(gòu)無關(guān)</b></p><p><b>　　完全集成化</b></p><p><b>　　豐富的設(shè)計(jì)庫</b></p><p>&

48、lt;b>　　模塊化工具</b></p><p>　　硬件描述語言（HDL）</p><p>　　Opencore特征</p><p>　　3.2 Max+plusⅡ功能簡介</p><p>　　原理圖輸入（Graphic Editor）</p><p>　　原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式，

49、要設(shè)計(jì)什么就直接沖系統(tǒng)的元件庫中調(diào)用出來。這種方式要求設(shè)計(jì)人員有豐富的電路知識和對PLD結(jié)構(gòu)的認(rèn)識。主要優(yōu)點(diǎn)就是容易實(shí)現(xiàn)仿真，缺點(diǎn)就是效率低。圖形編輯器窗口見圖3.1。</p><p>　　硬件描述語言輸入（Text Editor）</p><p>　　硬件描述語言是用文本方式描述設(shè)計(jì)的，它分為普通硬件描述語言和行為描述語言。目前常用的是行為描述語言，它主要有VHDL和VerilogHDL

50、兩個(gè)IEEE標(biāo)準(zhǔn)。文本編輯器窗口見圖3.2。</p><p>　　波形編輯器(Ｗaveform Editor)</p><p>　　在進(jìn)行邏輯電路的行為仿真時(shí)，需要在所設(shè)計(jì)電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（*.SCF文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。波形編輯器窗口如圖3. 3所示。使用時(shí)只要將欲輸入波形的時(shí)間段用鼠標(biāo)涂黑，然后選擇

51、工具條中的按鈕，例如，如果要某一時(shí)間段為高電平，只需選擇按鈕 ”1”。</p><p>　　還可以使用輸入的波形(*.WDF文件)經(jīng)過編譯生成邏輯功能塊，相當(dāng)于已知一個(gè)芯片的輸入輸出波形，但不知是何種芯片，使用該軟件功能可以解決這個(gè)問題，設(shè)計(jì)出一個(gè)輸入和輸出波形相同CPLD電路。</p><p>　　圖3.3 波形編輯器窗口</p><p>　　管腳（底層）編輯窗口

52、(Floorplan Editor)</p><p>　　該窗口用于將已設(shè)計(jì)好邏輯電路的輸入輸出節(jié)點(diǎn)賦予實(shí)際芯片的引腳,通過鼠標(biāo)的拖拉，方便的定義管腳的功能。管腳（底層）編輯窗口見圖3.4。</p><p><b>　　自動(dòng)錯(cuò)誤定位</b></p><p>　　在編譯源文件的過程中，若源文件有錯(cuò)誤，Max+Plus2軟件可以自動(dòng)指出錯(cuò)誤類型和錯(cuò)

53、誤所在的位置。</p><p><b>　　邏輯綜合與適配</b></p><p>　　該軟件在編譯過程中，通過邏輯綜合 (Logic Synthesizer)和適配(Fitter) 模塊,可以把最簡單的邏輯表達(dá)式自動(dòng)的吻合在合適的器件中。</p><p><b>　　設(shè)計(jì)規(guī)則檢查</b></p><p

54、>　　選取Compile\Processing\Design Doctor菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個(gè)規(guī)則檢查各個(gè)設(shè)計(jì)文件，以保證設(shè)計(jì)的可靠性。一旦選擇該菜單，在編譯窗口將顯示出醫(yī)生，用鼠標(biāo)點(diǎn)擊醫(yī)生，該醫(yī)生可以告訴你程序文件的健康情況。見圖3.5。 </p><p>　　多器件劃分(Partitioner)</p><p>　　如果設(shè)計(jì)不能完全裝入一個(gè)器

55、件，編譯器中的多器件劃分模塊，可自動(dòng)的將一個(gè)設(shè)計(jì)分成幾個(gè)部分并分別裝入幾個(gè)器件中，并保證器件之間的連線最少。</p><p><b>　　編程文件的產(chǎn)生</b></p><p>　　編譯器中的裝配程序?qū)⒕幾g好的程序創(chuàng)建一個(gè)或多個(gè)編程目標(biāo)文件：</p><p>　　EPROM配置文件（*.POF）例如,MAX7000Ｓ系列</p>

56、<p>　　SRAM文件（*.SCF）例如,FLEX8000系列的配置芯片EPROM</p><p>　　JEDEC文件(*.JED)</p><p>　　十六進(jìn)制文件(*.HEX)</p><p>　　文本文件(*.TTF)</p><p>　　串行BIT流文件(*.SBF)</p><p><b&g

57、t;　　仿真</b></p><p>　　當(dāng)編譯好的設(shè)計(jì)文件在波形編輯器中將輸入波形編輯完畢后,就可以進(jìn)行仿真了,通過仿真可以檢驗(yàn)設(shè)計(jì)的邏輯關(guān)系是否準(zhǔn)確。</p><p>　　分析時(shí)間(Analyze Timing)</p><p>　　該功能可以分析各個(gè)信號到輸出端的時(shí)間延遲,可以給出延遲矩陣和最高工作頻率.見圖3.6和圖3.7。</p>

58、<p><b>　　器件編程</b></p><p>　　當(dāng)設(shè)計(jì)全部完成后,就可以將形成的目標(biāo)文件下載到芯片中,實(shí)際驗(yàn)證設(shè)計(jì)的準(zhǔn)確性。</p><p>　　3.3 Max+plusⅡ設(shè)計(jì)過程</p><p><b>　　設(shè)計(jì)流程</b></p><p>　　使用Max+plusⅡ軟件設(shè)計(jì)

59、流程由以下幾部分組成。如圖3.8所示。</p><p>　　設(shè)計(jì)輸入：常用的主要有圖形設(shè)計(jì)輸入法、文本設(shè)計(jì)輸入法這兩種方法。</p><p><b>　　編譯：</b></p><p>　　打開編譯窗口，先根據(jù)設(shè)計(jì)要求選擇一個(gè)器件，如需要設(shè)計(jì)規(guī)則檢查則打開設(shè)計(jì)規(guī)則檢查工具進(jìn)行檢查，之后進(jìn)行管腳的分配、全局邏輯綜合方式的選擇，然后針對整個(gè)項(xiàng)目設(shè)置

60、定時(shí)要求，完成后打開功能仿真器與定時(shí)模擬器網(wǎng)表文件提取器。之后在編輯器窗口中選擇Start開始編譯并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析仿真和編程使用。</p><p><b>　　仿真：</b></p><p>　　仿真包括功能仿真和模擬仿真，用來驗(yàn)證設(shè)計(jì)項(xiàng)目的邏輯功能是否正確。</p><p><b>　　編程與驗(yàn)證：&l

61、t;/b></p><p>　　把經(jīng)過仿真確認(rèn)后的編程文件通過編程器下載到實(shí)際芯片中，最后測試芯片在系統(tǒng)中的實(shí)際運(yùn)行性能。</p><p>　　在設(shè)計(jì)過程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重復(fù)上述操作。</p><p>　　圖3.9是Max+plusⅡ編譯主控界面，它展示了Max+plusⅡ自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包含

62、了設(shè)計(jì)輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取、編程文件匯編（裝配）以及編程下載9個(gè)步驟。</p><p><b>　　設(shè)計(jì)步驟</b></p><p>　　1）建立項(xiàng)目文件(File/Project/Name)</p><p>　　2）建立新文件(如圖形、VHDL、Verlog HDL和波形輸入方式)<

63、/p><p>　　(Max+plusⅡ/graphic Editor；Max+plusⅡ/Text Editor；Max+plusⅡ/Waveform Editor)</p><p>　　3）指定FPGA型號(Assign/Device)</p><p>　　4）設(shè)置管腳、下載方式和邏輯綜合的方式</p><p>　　(Assign/Global

64、；Project Device Option,Assign/Global Logic Synthesis)</p><p>　　5）保存并檢測源文件(File/project/Save & Check)</p><p>　　6）保存和編譯源文件(File/project/Save & Compile)</p><p>　　7）建立波形文件(Max+p

65、lusⅡ/Waveform Editor)</p><p>　　8）進(jìn)行仿真(Max+plusⅡ/Simulator)</p><p>　　9）下載配置(Max+plusⅡ/Programmer)</p><p><b>　　常用菜單簡介</b></p><p>　　1）MAX+PLUSⅡ菜單：</p>&

66、lt;p>　　MAX+plusII：</p><p>　　Hierarchy Display___塔形顯示；</p><p>　　Graphic Editor______圖形編輯器；</p><p>　　Symbol Editor______符號編輯器；</p><p>　　Text Editor_________文本編輯器；</

67、p><p>　　Waveform Editor____波形編輯器；</p><p>　　Floorplan Editor_____管腳編輯器；</p><p>　　Compiler___________編譯器；</p><p>　　Simulator__________仿真器；</p><p>　　Timing Analy

68、zer_____時(shí)間分析；</p><p>　　Programmer________程序下載；</p><p>　　Message Processor___信息處理；</p><p>　　2）文件菜單，該文件菜單隨所選功能的不同而不同。</p><p><b>　　File：</b></p><p&g

69、t;<b>　　Project：</b></p><p>　　Name…_________________項(xiàng)目名稱；</p><p>　　Set Project to Current File___將當(dāng)前文件設(shè)置為項(xiàng)目；</p><p>　　Save&Check_____________保存并檢查文件；</p><p

70、>　　Save&Compile___________保存并編譯文件；</p><p>　　Save&Simulator__________保存并仿真文件；</p><p>　　Save,Compile,Simulator____保存，編譯，仿真；</p><p>　　New…________ _新文件；</p><p>

71、　　Open…_________打開文件；</p><p>　　Delete File…____刪除文件；</p><p>　　Retrieve…______提取文件；</p><p>　　Close__________關(guān)閉文件；</p><p>　　Save___________保存文件；</p><p>　　Sav

72、e As…______換名存文件；</p><p>　　Info…_________信息；</p><p>　　Size…_________圖紙尺寸；</p><p>　　Create Default Symbol______創(chuàng)建當(dāng)前模塊圖形符號；</p><p>　　Edit Symbol_______________編輯當(dāng)前模塊圖形符號；

73、</p><p>　　Create Default Include File___創(chuàng)建當(dāng)前包括文件；</p><p>　　Print…___________________打印；</p><p>　　Print Setup…______________打印設(shè)置；</p><p>　　模板菜單，該模板使編寫VHDL和AHDL設(shè)計(jì)文件更容易和方便

74、。</p><p>　　Templates：</p><p>　　AHDL Template…_____AHDL模板；</p><p>　　VHDL Template…_____VHDL模板；</p><p>　　Verilog Template…_____VERILOG模板；</p><p><b>　　指

75、定菜單</b></p><p><b>　　Assign：</b></p><p>　　Device…________________指定器件；</p><p>　　Pin/Location/Chip…_______管腳，放置，芯片；</p><p>　　Timing Requirements…____時(shí)間需

76、要；</p><p>　　Clique…________________指定一個(gè)功能組；</p><p>　　Logic Options…__________邏輯選擇；</p><p>　　Probe…_________________指定探頭；</p><p>　　Connected Pins…_________連接管腳；</p>

77、;<p>　　Global Project Device Options…______設(shè)定項(xiàng)目中器件的參數(shù)；</p><p>　　Global Project Parameters…_________設(shè)置項(xiàng)目參數(shù)；</p><p>　　Global Project Timing Requirements..___設(shè)置時(shí)間參數(shù)；</p><p>　　Gl

78、obal Project Logic Synthesis…______設(shè)置邏輯綜合；</p><p>　　Ignore Project Assignments…_________忽略項(xiàng)目指定；</p><p>　　Clear Project Assignments…_________清除項(xiàng)目指定；</p><p>　　Back Annotate Project…__

79、___________返回項(xiàng)目指定；</p><p>　　Convert Obsolete Assignment Format___轉(zhuǎn)換指定格式。</p><p><b>　　選擇菜單</b></p><p><b>　　Options：</b></p><p>　　Font____________

80、_字形；</p><p>　　Text Size________文本尺寸；</p><p>　　Line Style_______線型；</p><p>　　Rubberbanding_________橡皮筋；</p><p>　　Show Parameters_______顯示參數(shù)；</p><p>　　Show P

81、robe___________顯示探頭；</p><p>　　Show/Pins/Locations/Chips__________顯示管腳，位置，芯片；</p><p>　　Show Cliques&Timing Requirements__顯示功能組，時(shí)間需求；</p><p>　　Show Logic Options________________顯示

82、邏輯設(shè)置；</p><p>　　Show All_______________顯示全部；</p><p>　　Show Guidelines…_______顯示向?qū)В?lt;/p><p>　　User Libraries…_________用戶庫；</p><p>　　Color Palette…__________調(diào)色板；</p>

83、<p>　　Preferences…___________設(shè)置。</p><p><b>　　如何獲得幫助</b></p><p>　　最直接的幫助來自于Max+plusⅡ的Help菜單。若需要某個(gè)特定項(xiàng)目的幫助信息，可以同時(shí)按<Shift>+<F1>鍵或者選用工具欄中的快速幫助按鈕“”。此時(shí)，鼠標(biāo)變?yōu)閹柼柕募^，點(diǎn)擊“特定的項(xiàng)目

84、”就可彈出相應(yīng)的幫助信息。這里的“特定項(xiàng)目”，可以包含某個(gè)器件的圖形、文本編輯中的單詞，菜單選項(xiàng)，甚至可以是一個(gè)彈出的窗口。</p><p>　　3.4 硬件描述語言VHDL </p><p>　　VHDL語言設(shè)計(jì)步驟</p><p>　　第一步：選File/Project/Name菜單建立項(xiàng)目名。</p><p>　　第二步：選File/N

85、ew菜單，并選text Editor條目，進(jìn)入文本編輯窗，然后輸入電路設(shè)計(jì)文件。</p><p>　　第三步：選File/Project/Save & Check 菜單將文件存盤并檢查文件的正確性。</p><p>　　第四步：選Assign/Device菜單，在指定器件窗口指定要求的系列。</p><p>　　第五步：選Assign/Global Proj

86、ect Logic Synthesis菜單，指定邏輯綜合的類型。</p><p>　　第六步：選Max+plus2/Floorplan Editor 菜單，將設(shè)計(jì)文件的輸入和輸出引腳賦予實(shí)際器件。</p><p>　　第七步：選File/Project/Save & Compile 菜單，編譯設(shè)計(jì)文件。</p><p>　　第八步：選Max+plus2/Ti

87、me Analyzer 菜單，在Delay Matrix 查看時(shí)間特性。</p><p>　　第九步：若有下載硬件,就可以選Max+plus2/Programmer菜單進(jìn)行配置下載，然后在硬件環(huán)境中觀察設(shè)計(jì)的正確性，若無硬件環(huán)境就只能進(jìn)行功能仿真，進(jìn)行第十一步。</p><p>　　第十步：選Max+plus2/waveform Editor菜單，編輯輸入信號波形（在波形編輯窗口，選Nod

88、e/Enter Nodes from SNF菜單將輸入和輸出端口凋入，然后再編輯）。</p><p>　　第十一步：選Max+plus2/Simulator 菜單進(jìn)行行為訪真。</p><p>　　第十二步：觀察仿真結(jié)果，研究設(shè)計(jì)的正確性。</p><p>　　說明：若使用已經(jīng)編寫完畢的文件，選File/Open打開文件后，一定用File/Project/Set P

89、roject to Current file菜單將當(dāng)前打開的文件設(shè)置為當(dāng)前項(xiàng)目。</p><p>　　注：分設(shè)計(jì)題目必須和文件名稱相同。</p><p>　　第四章 直接數(shù)字式頻率合成器（DDS）簡介</p><p>　　DDS同 DSP（數(shù)字信號處理）一樣，是一項(xiàng)重要的數(shù)字化技術(shù)。直接數(shù)字式頻率合成器（Direct Digital Synthesizer DDS）

90、是近年來發(fā)展非常迅速的一種器件，它采用全數(shù)字技術(shù).具有分辨率高、頻率轉(zhuǎn)換時(shí)間短、相位噪聲低等特點(diǎn)，并具有很強(qiáng)的調(diào)制功能和其他功能。DDS的成本低、功耗低、分辨率高且時(shí)間轉(zhuǎn)換快速，在電信與電子儀器領(lǐng)域被廣泛的使用，是實(shí)現(xiàn)設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)。</p><p>　　4.1 DDS電路工作原理</p><p>　　DDS的基本思想是在存儲器中存人正弦波的N個(gè)均勻間隔樣值，然后以均勻速度把這

91、些樣值輸出到數(shù)模變換器，將其變換成模擬信號。最低輸出頻率的波形會有N個(gè)不同的點(diǎn)。同樣的數(shù)據(jù)輸出速率，但存儲器中的值每隔一個(gè)值輸出一個(gè)，就能產(chǎn)生二倍頻率的波形。以同樣的速率，每隔k個(gè)點(diǎn)輸出就得到k倍頻率的波形。頻率分辨率與最低頻率一樣。其上限頻率由Nyquist速率決定，與DDS所用的工作頻率有關(guān)。DDS由一相位累加器、只讀存儲器（ROM）、數(shù)/模轉(zhuǎn)換器（DAC）和低通濾波器組成 [10]。圖4.1所示是一個(gè)基于的DDS工作原理框圖。&l

92、t;/p><p>　　DDS的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。電路一般包括基準(zhǔn)時(shí)鐘、頻率累加器、相位累加器、波形存儲器、D/A轉(zhuǎn)換器和低通濾波器（LPF）。頻率累加器對輸入信號進(jìn)行累加運(yùn)算，產(chǎn)生頻率控制數(shù)據(jù)X（frequency data或相位步進(jìn)量）。相位累加器由N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率的2進(jìn)制碼進(jìn)行累加運(yùn)算，是典型的反饋電路，產(chǎn)生累加結(jié)果Y。波形存儲器一般為只讀存儲

93、器（ROM），以供查表使用。讀出的數(shù)據(jù)送入D/A轉(zhuǎn)換器轉(zhuǎn)換，得到連續(xù)的量化振幅值，再經(jīng)過低通濾波器濾波后，就可以得到所需頻率的模擬信號。改變ROM中的數(shù)據(jù)值，可以得到不同的波形，如三角波、方波、鋸齒波等周期性的波形。</p><p>　　4.2 DDS的優(yōu)點(diǎn)</p><p>　　頻率轉(zhuǎn)換時(shí)間短，可達(dá)mus級，這主要取決于累加器中的數(shù)字電路的門延遲時(shí)間； </p><p&

94、gt;　　分辨率高，可達(dá)到mHz級，這取決于累加器的字長N和參考時(shí)鐘； </p><p>　　頻率切換時(shí)相位連續(xù)； </p><p>　　非常小的相位噪聲； </p><p><b>　　輸出頻帶寬； </b></p><p>　　具有很強(qiáng)的調(diào)制功能；[10]</p><p>　　在各領(lǐng)域的測試應(yīng)

95、用中，信號源扮演著極為重要的作用。具有許多不同類型的信號源在功能和特性上各不相同，分別應(yīng)用于許多不同的應(yīng)用。目前，最常見的信號源類型包括任意波形發(fā)生器，函數(shù)發(fā)生器，RF信號源，以及基本的模擬輸出模塊。信號源中采用DDS技術(shù)在當(dāng)前的測試測量行業(yè)已經(jīng)逐漸稱為一種主流的做法。 </p><p>　　4.3 DDS應(yīng)用實(shí)例</p><p><b>　　任意波形發(fā)生器</b>&

96、lt;/p><p>　　任意波形發(fā)生器(AWG)通常提供較深的存儲器，較大的動(dòng)態(tài)范圍以及較寬的帶寬，來滿足各式各樣的應(yīng)用，包括通信、半導(dǎo)體和系統(tǒng)測試。AWG接收來自PC的用戶自定義數(shù)據(jù)，并利用這些數(shù)據(jù)來生成任意波形。AWG用戶可以將想要產(chǎn)生的一系列波形下載到儀器所帶的存儲器中。通常，可以存儲實(shí)際的波形和形成這些波形所需的波形序列指令。 </p><p>　　要從AWG上產(chǎn)生一種波形，必須先創(chuàng)建

97、任意波形本身。像模擬波形編輯器，調(diào)制工具，以及國家儀器公司(NI)的LabVIEW這類的軟件工具都能夠簡化這些波形的創(chuàng)建。這些波形和其波形序列指令都存在儀器所帶的RAM中。 </p><p>　　波形生成序列通常從 TTL硬件觸發(fā)器開始。各種波形由許多單個(gè)的樣本構(gòu)成，而生成采樣率由儀器的采樣時(shí)鐘確定。從內(nèi)部采樣時(shí)鐘時(shí)基(100 MHz VCXO)中導(dǎo)出采樣時(shí)鐘有幾種不同模式，包括DDS定時(shí)Div/N時(shí)鐘，以及幾種

98、提供不同外部時(shí)鐘的模式。另外，對于用于儀器的鎖相環(huán)的頻率基準(zhǔn)，也有幾種不同的選擇。 </p><p>　　波形通過存儲器到數(shù)模轉(zhuǎn)換器( DAC)，數(shù)模轉(zhuǎn)換器將數(shù)字采樣樣本轉(zhuǎn)換成所需的模擬輸出波形。在DAC之前，樣本被數(shù)字濾波，而經(jīng)過DAC之后，模擬輸出又通過一個(gè)模擬濾波器。這些數(shù)字和模擬濾波器通過插值來增加采樣率，并通過諧波低通濾波器濾除寄生信號，從而極大地改進(jìn)了信號的質(zhì)量。通常，這些濾波器都能夠軟件編程。 &l

99、t;/p><p>　　AWG允許用戶規(guī)定波形片斷，并通過重復(fù)來構(gòu)建復(fù)雜波形。由于AWG將波形存儲在自身存儲器中，故波形長度受限。波形循環(huán)幫助產(chǎn)生具有多次重復(fù)的子段的信號。對波形段進(jìn)行循環(huán)改善了存儲效率，并增加了波形的持續(xù)時(shí)間。 </p><p>　　最后，許多AWG都具有一個(gè)仿函數(shù)發(fā)生器功能。此時(shí)，當(dāng)要求輸出一個(gè)標(biāo)準(zhǔn)函數(shù)波形時(shí)，可以先用軟件來產(chǎn)生，并下載到AWG上，然后再由AWG輸出。這就不同

100、于下面將要介紹的全DDS技術(shù)。 </p><p>　　典型的DDS函數(shù)發(fā)生器</p><p>　　一個(gè)完整周期的函數(shù)波形被存儲在存儲器查找表中。相位累加器跟蹤輸出函數(shù)的電流相位。為了輸出一個(gè)非常低的頻率，采樣樣本之間的差相位(Δ)將非常小。例如，一個(gè)很慢的正弦波可能將有1度的Δ相位。則波形的0號采樣樣本采得0度時(shí)刻的正弦波的幅度，而波形的1號采樣將采得1度時(shí)刻的正弦波的幅度，依次類推。經(jīng)過

101、360次采樣后，將輸出正弦的一個(gè)周期。一個(gè)較快的正弦波可能會有10度的Δ相位。于是，36次采樣就會輸出正弦波的一個(gè)周期。如果采樣率保持恒定，上述較慢的正弦波的頻率將比較快的正弦波慢10倍。 </p><p>　　進(jìn)一步說，一個(gè)恒定的Δ相位必將導(dǎo)致一個(gè)恒定正弦波頻率的輸出。但是，DDS技術(shù)允許通過一個(gè)頻率表迅速地改變信號的Δ相位。函數(shù)發(fā)生器能夠指定一個(gè)頻率表，該表包括由波形頻率和持續(xù)時(shí)間信息組成的各個(gè)段。函數(shù)發(fā)生器

102、按順序產(chǎn)生每個(gè)定義的頻率段。通過生成一個(gè)頻率表，可以構(gòu)建復(fù)雜的頻率掃描信號和頻率跳變信號。DDS允許函數(shù)發(fā)生器的相位從一級到另一級連續(xù)變化。 </p><p>　　矢量信號發(fā)生器提供高靈活度和強(qiáng)大的解決方案，可用于科學(xué)研究，通信，消費(fèi)電子，宇航/國防，半導(dǎo)體測試以及一些新興領(lǐng)域，如軟件無線電，無線電頻率識別( RFID)，以及無線傳感網(wǎng)絡(luò)等。 </p><p>　　有些公司還提供許多其他利

103、用DAC來產(chǎn)生模擬信號的模擬輸出產(chǎn)品。模擬輸出板的基本架構(gòu)是，將一個(gè)小型的FIFO存儲器連接到一個(gè)DAC上。絕大部分的模擬輸出板被用來產(chǎn)生靜態(tài)電壓，而且許多可以被用來產(chǎn)生低頻波形。</p><p><b>　　第五章 實(shí)驗(yàn)設(shè)計(jì)</b></p><p><b>　　5.1設(shè)計(jì)方案比較</b></p><p>　　任意波形發(fā)生

104、器實(shí)現(xiàn)方式主要有四種，分別是程序控制輸出、DMA輸出、可變時(shí)鐘計(jì)數(shù)器尋址和直接數(shù)字頻率合成等。下面就簡單的就這幾種方法進(jìn)行闡述。</p><p><b>　　程序控制輸出方式</b></p><p>　　將波形的函數(shù)表達(dá)式輸入計(jì)算機(jī)，由計(jì)算機(jī)計(jì)算出一系列波形數(shù)據(jù)瞬時(shí)值，并定時(shí)地逐個(gè)傳送給D/A轉(zhuǎn)換器，生成所要求的波形。這種方式雖然簡單、方便，但數(shù)據(jù)會由于輸出時(shí)間不準(zhǔn)確

105、，從而影響信號的頻率和相位，而且數(shù)據(jù)輸出是依靠指令來執(zhí)行的，當(dāng)需要同時(shí)輸出多個(gè)信號時(shí)，相鄰?fù)ǖ赖男盘栞敵鼍蜁嬖跁r(shí)間差。</p><p>　　直接內(nèi)存存取(direct memory access DMA)輸出方式</p><p>　　DMA傳輸是指DMA控制器獲得總線控制權(quán)后，CPU掛起或只執(zhí)行內(nèi)部操作，由DMA輸出讀寫命令，直接控制RAM與I/O接口進(jìn)行DMA傳輸。在DMA控制下，數(shù)據(jù)

106、直接在存儲器和外部設(shè)備之間直接傳輸，。雖然該方法在信號的數(shù)據(jù)輸出速率方面大大提高了，但也存在問題，因?yàn)镈MA允許外設(shè)直接訪問內(nèi)存，從而形成對總線的獨(dú)占。這在實(shí)時(shí)性強(qiáng)的硬實(shí)時(shí)系統(tǒng)的嵌入式開發(fā)中將會造成中斷延時(shí)過長；在一個(gè)DMA操作中，只能在一個(gè)D/A轉(zhuǎn)換器和存儲器之間傳送數(shù)據(jù)，無法實(shí)現(xiàn)多通道的信號輸出。</p><p>　　可變時(shí)鐘計(jì)數(shù)器尋址方式</p><p>　　采用可變時(shí)鐘計(jì)數(shù)器尋址波

107、形存儲器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。它采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲器表，此方法的優(yōu)點(diǎn)是可以產(chǎn)生連續(xù)的地址，輸出波形質(zhì)量高。但由于其取樣時(shí)頻率較高，對硬件的要求也較高，而且常需多級分頻或采用高性能的鎖相環(huán)。</p><p>　　直接數(shù)字頻率合成方式DDS (direct digital synthesizer)</p><p>　　DDS是在一存儲器單元中按照信號波形采樣數(shù)據(jù)點(diǎn)

108、的輸出順序存儲了需要輸出的波形數(shù)據(jù)，在控制電路的防調(diào)控制下，以一定的速率，周而復(fù)始地將波形數(shù)據(jù)依次發(fā)送給D/A轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號。由于用硬件電路（FPGA）取代了計(jì)算機(jī)的控制，信號輸出穩(wěn)定度高。如果需要更新輸出信號，對于線路和元器件不需要做改動(dòng)，只需更新存儲器中的波形數(shù)據(jù)即可。更重要的是，可以將微處理器從信號輸出的負(fù)擔(dān)中解脫出來。</p><p><b>　　5.2設(shè)計(jì)方案</b>&

109、lt;/p><p>　　任意波發(fā)生器的基本思路：以DDS的原理為基礎(chǔ)，在以FPGA器件作為核心控制部件的情況下構(gòu)建DDS的各個(gè)功能單元，即采用多個(gè)ROM單元，用以分別存放各種波形數(shù)據(jù)，如正弦波、方波、三角波、鋸齒波等。然后通過計(jì)數(shù)器產(chǎn)生ROM地址信息，從而按順序輸出波形信息，這些數(shù)字化的波形信息再經(jīng)過D/A轉(zhuǎn)換，就生成了信號波形。其中，F(xiàn)PGA器件采用FLEX10K系列中的EPF10K10LC84-4器件，該器件從理

110、論上可以輸出50MHZ的信號頻率，不過這里根據(jù)題目要求，也為了能輸出較好的波形，僅需輸出1MHZ信號。</p><p>　　設(shè)計(jì)中，計(jì)數(shù)器的計(jì)數(shù)范圍是根據(jù)波形一個(gè)周期的采樣點(diǎn)數(shù)來決定的，采樣點(diǎn)越多，波形信息失真就越小。同時(shí)，一個(gè)周期的也與要定制的ROM的大小直接相關(guān)。另外數(shù)字化波形信息的寬度也和波形失真度、計(jì)數(shù)值及ROM定制參數(shù)有關(guān)?？傊聿ㄐ蔚臄?shù)字量位數(shù)越多，采樣點(diǎn)越多，波形就越接近正弦、三角等波，需要的計(jì)數(shù)

111、器位數(shù)也就越多。</p><p>　　這里采用8位計(jì)數(shù)器，ROM設(shè)置為8為地址線，8為數(shù)據(jù)線，即能存儲256個(gè)8bit的數(shù)據(jù)，包含了一個(gè)周期的波形數(shù)據(jù)。輸出的8位數(shù)據(jù)通過8位D/A器件進(jìn)行轉(zhuǎn)換輸出。</p><p>　　設(shè)計(jì)總框圖5.1如下：</p><p><b>　　圖5.1總設(shè)計(jì)框圖</b></p><p>　　其

112、中，左側(cè)虛線部分為FPGA內(nèi)部實(shí)現(xiàn)部分。</p><p>　　5.3現(xiàn)場可編程門陣列（FPGA）芯片的介紹</p><p>　　FPGA的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu)。它具有集成度高、使用更靈活、費(fèi)用低、應(yīng)用設(shè)計(jì)周期短、可靠性好等優(yōu)點(diǎn)，因而得到了較廣泛的應(yīng)用。目前具有競爭力的電子產(chǎn)品多數(shù)都采用了FPGA器件。采用目前密度高、速度高、性能好的FPGA器件，可以將任意波信號發(fā)生器的主要部

113、分集成在一個(gè)芯片內(nèi)，這樣就可以減少設(shè)備體積，同時(shí)又降了低設(shè)計(jì)成本。</p><p>　　5.3.1 FPGA工作原理</p><p>　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array），內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部

114、分。 </p><p>　　5.3.2 FPGA芯片結(jié)構(gòu)</p><p>　　從邏輯功能塊的結(jié)構(gòu)上分類，可分為查找表結(jié)構(gòu)、多級與非門結(jié)構(gòu)和多路開關(guān)結(jié)構(gòu)。就目前的主流，仍是以查找表技術(shù)為基礎(chǔ)，但也已遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如RAM、時(shí)鐘管理和DSP）的硬核（ASIC型）模塊?；窘Y(jié)構(gòu)如圖5.2所示，F(xiàn)PGA芯片主要由7部分完成，分別為：輸入/輸出單元（IOB）、可編