基于fpga的高速信號采集與處理說明書

1、<p>　　《基于FPGA的高速信號采集與處理》</p><p>　　姓 名 龐 錦 </p><p>　　學(xué) 號 1049721103104 </p><p>　　院 系 信息工程學(xué)院 </p><p>　　專 業(yè) 物理電子學(xué) </p><p>　

2、　指導(dǎo)老師 婁 平 </p><p>　　提交時(shí)間：2012年 5 月 22日</p><p>　　基于FPGA的高速信號采集與處理</p><p><b>　　摘 要</b></p><p>　　近年來，隨著科學(xué)技術(shù)的發(fā)展，數(shù)字信號處理技術(shù)在各個(gè)領(lǐng)域得到了廣泛的應(yīng)用。人們以往通常使用DSP和ARM

3、來對信號進(jìn)行采集和處理，但由于DSP和ARM的許多功能都是靠軟件來完成，整個(gè)軟件的運(yùn)行需要占采樣時(shí)間的一部分，再加上它們不能很好地控制復(fù)雜的外圍硬件電路的邏輯，使得它們在高速數(shù)據(jù)采集和處理上具有很大的缺陷?，F(xiàn)場可編程門陣列（FPGA）具有實(shí)時(shí)性、可控制性和處理速度快等特點(diǎn)，它的出現(xiàn)使得高速數(shù)字信號的采集和處理變得越來越容易。</p><p>　　本文設(shè)計(jì)了基于FPGA的高速信號采集板，并把所采集的信號數(shù)據(jù)在FPG

4、A的開發(fā)板DE2上接收、驗(yàn)證和處理。設(shè)計(jì)的主要內(nèi)容包括：1.精心選擇A/D采樣芯片，設(shè)計(jì)高速信號采集電路板。2.簡紹FFT的工作原理，并在MATLAB下進(jìn)行仿真說明。3.簡紹關(guān)于FPGA方面的知識(shí)和設(shè)計(jì)所用的開發(fā)軟件Quartus II 8.0。4.接收并驗(yàn)證所采集的高速信號，并對其做FFT變換。試驗(yàn)結(jié)果表明，使用FPGA能對高速的信號進(jìn)行準(zhǔn)確的采集和處理。</p><p>　　整個(gè)系統(tǒng)的設(shè)計(jì)具有實(shí)時(shí)性好，精度高

5、和可修改性強(qiáng)的特點(diǎn)，可以滿足高數(shù)信號的采集和處理的需要，為從事高速信號采集和處理的相關(guān)人員提供了良好的方法和手段。</p><p>　　關(guān)鍵詞：FPGA；高速數(shù)據(jù)；采集；FFT；</p><p><b>　　Abstract</b></p><p>　　In the recent years, the digital signal proces

6、sing technology obtained the widespread application in each domain with science's and technology's development, people formerly usually used DSP and ARM to catch and process the signal. But DSP and ARM's many

7、 functions completely depend on the software, the entired software's movement needs to occupy the time of catching. in addition they can't control the complex periphery circuit's logic of hardware very well.

8、so they have very big flaw in high spe</p><p>　　This article has designed based on the FPGA DE2 development board and have processed the signal data which gathers on FPGA development board DE2,the design cov

9、erage includes:1.designing high speed signal gathering circuit board;2.introducting the principle of FFT in detail.3 introduction the knowledge of FPGA and software of QuartusⅡ.4.catching,Confirmating and making the FFT

10、 transformation to the signal. The test’s result indicates that it is able to carry on and process for the high speed sig</p><p>　　All the system has the very good timeliness, high precision and strong modif

11、iability characteristic. it is satisfy the high speed signal gathering and the processing’s need.</p><p>　　Key Word: FPGA; high speed data; catch; FFT;</p><p><b>　　第一章 緒論</b></p&g

12、t;<p>　　數(shù)字信號處理技術(shù)是一門涉及多個(gè)學(xué)科的新興技術(shù)，在人們?nèi)粘Ｉ詈涂蒲械仍S多領(lǐng)域都得到了廣泛的應(yīng)用，在過去的幾十年里，數(shù)字信號處理技術(shù)在通信領(lǐng)域得到了廣泛的應(yīng)用，數(shù)字信號處理技術(shù)是利用計(jì)算機(jī)系統(tǒng)或其他專門處理系統(tǒng)對數(shù)字信號進(jìn)行增強(qiáng)、壓縮、識(shí)別和頻譜估計(jì)等處理，以得到人們所需要的信號形式。</p><p>　　在大規(guī)模集成電路，超大規(guī)模集成和微處理器技術(shù)高速電路發(fā)展的今天，數(shù)字技術(shù)也得到了

13、飛速的發(fā)展，數(shù)字處理技術(shù)日益成熟，也越來越得到人們的青睞。世界上有許多公司專門生產(chǎn)數(shù)字處理信號開發(fā)平臺(tái)，這些開發(fā)平臺(tái)為人們?nèi)粘Ｌ幚頂?shù)字信號提供了很大程度的便利，但是這些開發(fā)平臺(tái)只能處理數(shù)字信號，而日常生活中的語音、溫度、電信號等都是模擬信號，這些平臺(tái)和計(jì)算機(jī)不能直接識(shí)別模擬信號，因此數(shù)據(jù)采集和模數(shù)轉(zhuǎn)換技術(shù)就起到了至關(guān)重要的作用。高速A/D技術(shù)則是A/D轉(zhuǎn)換技術(shù)的重點(diǎn)，它在天文、國防和射頻等領(lǐng)域都有著廣泛的應(yīng)用，但同時(shí)也是難點(diǎn)，因?yàn)樾枰?/p>

14、樣的模擬信號頻率比較高，因此穩(wěn)定性較差。高速的A/D轉(zhuǎn)換器對外部電路的要求非常高，因?yàn)橥獠侩娐返脑O(shè)計(jì)直接影響模數(shù)轉(zhuǎn)換的質(zhì)量。因此設(shè)計(jì)出一塊高質(zhì)量的高速信號采集板就非常有意義。</p><p>　　現(xiàn)場可編程門陣列（FPGA），它是在PAL、GAL、CPLD等眾多可編程邏輯器件的基礎(chǔ)上進(jìn)一步發(fā)展而來的。它既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺陷，是當(dāng)代電子設(shè)計(jì)領(lǐng)域極有前途的一門技術(shù)。FPGA

15、的硬件描述語言（Verilog和VHDL）具有高度的可修改性,它的高度集成性和開發(fā)周期短等特點(diǎn)，使它在當(dāng)今的電路設(shè)計(jì)上占有一席之地。隨著兼容FPGA的2ip core的出現(xiàn)，這使得FPGA在數(shù)字信號的處理上更加簡單，整個(gè)工程的研發(fā)周期也大大縮短，這使得FGPA在數(shù)字信號處理上的優(yōu)勢越來越明顯。</p><p>　　FPGA在高速數(shù)據(jù)采集方面有著DSP和ARM所沒有的優(yōu)勢，F(xiàn)PGA時(shí)鐘頻率高，內(nèi)部延時(shí)非常小，可以通

16、過鎖相環(huán)分頻得到我們所需要的頻率；系統(tǒng)設(shè)計(jì)的控制邏輯可以全部由硬件完成，加上FPGA的天生并行處理能力，整個(gè)系統(tǒng)具有速度快，效率高的特點(diǎn)，因此非常適合高速數(shù)據(jù)采集。</p><p>　　在數(shù)字信號處理方面，F(xiàn)PGA也有著DSP等處理器無可比擬的優(yōu)勢，例如用DSP芯片實(shí)現(xiàn)的32階8位FIR濾波器需要指令執(zhí)行速度為3360MSPS，而FPGA實(shí)現(xiàn)32階8位FIR濾波器的處理速度為105MSPS。由此可以看出在處理高速

17、數(shù)據(jù)時(shí)，系統(tǒng)對DSP的芯片的要求比較，而用FPGA可以在性能較低的器件上實(shí)現(xiàn)較高的功能。</p><p>　　第二章 FPGA技術(shù)</p><p>　　2.1 FPGA概述</p><p>　　FPGA是現(xiàn)場可編程門陣列（Field Programable Gate Array）的簡稱， 它具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍廣等特點(diǎn)，兼容了PLD和通用

18、門陣列等其他可編程邏輯器件的優(yōu)點(diǎn)，它不僅可實(shí)現(xiàn)較大規(guī)模的電路，而且編程也很靈活。與門陣列等其它ASIC相比，它又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等諸多優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型研究設(shè)計(jì)和產(chǎn)品大量生產(chǎn)之中。幾乎所有的應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用FPGA。</p><p>　　FPGA一般是由三種可編程電路和一個(gè)存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器S

19、RAM組成。這三種可編程電路分別是：可編程邏輯模塊（Configurable LogicBlock,CLB）、輸入/輸出模塊(I/O Block,IOB)和互連資源(interconnect Resource,IR)三個(gè)部分。FPGA的基本結(jié)構(gòu)如下圖2.1所示。</p><p>　　圖2.1 FPGA的基本結(jié)構(gòu)</p><p>　　2.2 DE2開發(fā)平臺(tái)</p><p&

20、gt;　　本次設(shè)計(jì)選用的開發(fā)平臺(tái)是有Altera公司生產(chǎn)的DE2開發(fā)平臺(tái)，此平臺(tái)的資源非常豐富，包括：</p><p>　　一．Altera Cyclone II EP2C35 F672C6，它包含有35000個(gè)邏輯單元（LE），Altera下載控制芯片-EPCS16以及板上用于編程調(diào)試和用戶API設(shè)計(jì)的USBBlaste。</p><p>　　二．豐富的存儲(chǔ)芯片：512K字節(jié)SRAM，8

21、M字節(jié)SDRAM，4M字節(jié)Flashmemory</p><p>　　三．豐富的IO配置：擁有4個(gè)按鈕KEY0~KEY3，18個(gè)撥動(dòng)開關(guān)SW0~SW17，18個(gè)紅色LDE燈LEDR0~LEDR17，9個(gè)綠色LED燈LEDG0~LEDG8，8個(gè)七段數(shù)碼管，16*2字符液晶顯示屏，</p><p>　　四．超強(qiáng)多媒體：24位CD音質(zhì)音頻芯片WM8731(Mic輸入+LineIn+標(biāo)準(zhǔn)音頻輸出)

22、，視頻解碼芯片(支持NTSC/PAL制式)，帶有高速DAC視屏輸出VGA模塊。</p><p>　　五．更多標(biāo)準(zhǔn)接口：通用串行總線USB控制模塊以及A、B型接口，SD Card接口，IrDA紅外模塊，10/100M自適應(yīng)以太網(wǎng)絡(luò)適配器，RS-232標(biāo)準(zhǔn)串口，PS/2鍵盤接口</p><p>　　六．50M，27M晶振各一個(gè)，支持外部時(shí)鐘。帶二極管保護(hù)電路的兩個(gè)40個(gè)腳擴(kuò)展端口JP1和JP2

23、。</p><p>　　2.3 選用的FPGA芯片</p><p>　　Altera的DE2教育平臺(tái)選用的FPGA是CycloneⅡ系列FPGA中的EP2C35F672C6。CycloneⅡ系列FPGA采用TSMC的90nm工藝，與競爭對手采用的90nm工藝的FPGA相比，其性能高出60%，而功耗降低一半，其價(jià)格則幾乎可以與ASIC產(chǎn)品競爭。優(yōu)異的性價(jià)比使CycloneⅡ系列FPGA可以廣

24、泛的應(yīng)用于汽車電子、消費(fèi)電子、視頻處理、通信以及測試測量等終端產(chǎn)品市場。</p><p>　　在所涉及的數(shù)字處理方面，CycloneⅡ系列FPGA也具有明顯優(yōu)勢。CycloneⅡ系列FPGA可以內(nèi)置多達(dá)150個(gè)18*18的硬件乘法器，片上大容量的M4K RAM以及經(jīng)過專門優(yōu)化的對外部存儲(chǔ)器的高速存儲(chǔ)特征，使他們非常適合于數(shù)字信號處理器或者協(xié)處理器的場合。Altera公司提供的數(shù)字處理器ipcore以及DSP Bu

25、ilder軟件包使數(shù)字信號處理產(chǎn)品的開發(fā)非常容易。</p><p>　　2.4 使用開發(fā)的軟件Quartus II 8.0</p><p>　　本設(shè)計(jì)所使用的主要軟件為Altera Quartus II 8.0，此軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠滿足我們設(shè)計(jì)具體工程的需要，為可編程工具提供完整，全面的設(shè)計(jì)工具。Altera Quartus II 8.0軟件含有FPGA和CPLD設(shè)計(jì)所有階

26、段的解決方案，其設(shè)計(jì)流程如下圖2.2所示。</p><p>　　圖2.2 Quartus II 8.0設(shè)計(jì)流程圖</p><p>　　第三章 高速信號采集電路板的設(shè)計(jì)</p><p><b>　　3.1設(shè)計(jì)概述</b></p><p>　　本設(shè)計(jì)前端采用的信號采集電路板是自行設(shè)計(jì)的高速信號采集電路板，信號的采集速度最高

27、能達(dá)到40MPSP，采樣的精度為10位。高速信號采集板對電源、模擬信號輸入端口的外圍電路和晶振的要求要比低速信號采集板高得多。電路板的總體工作流程是：外界輸入的模擬信號經(jīng)放大器放大后，進(jìn)入A/D芯片轉(zhuǎn)換為數(shù)字信號輸出到FPGA的開發(fā)板DE2上。設(shè)計(jì)的總體電路框圖如圖3.1所示。</p><p>　　圖3.1高速信號采集板電路原理圖</p><p><b>　　3.2電源端的設(shè)計(jì)&

28、lt;/b></p><p>　　如下圖3.2所示，我們在電源端使用LM7805穩(wěn)壓芯片來輸出穩(wěn)定的5V電壓。由于本次設(shè)計(jì)的是高速數(shù)據(jù)采集板，A/D芯片對電源端輸入的電壓要求非常的高，它要求有穩(wěn)定的5V電壓源輸入。通常我們所用的電源器件也有直接輸出5V的電壓，但是由于交流電壓的變化，電源器件輸出的電壓會(huì)產(chǎn)生微小的變化，這樣輸出的5V電壓是不夠穩(wěn)定的，會(huì)影響A/D芯片的正常工作。使用LM7805穩(wěn)壓芯片的輸出

29、電源作為本次設(shè)計(jì)A/D芯片的供電電源，它所輸出的電壓不會(huì)隨著輸入端電壓的變化而變化，能很好的輸出穩(wěn)定的5V電壓。</p><p>　　圖3.2電源端設(shè)計(jì)圖</p><p>　　3.3.A/D采樣芯片</p><p>　　ADS825是美國德州儀器公司生產(chǎn)的高性能模數(shù)轉(zhuǎn)換器，其輸入端提供了單端輸入和差分輸入兩種方式，這款高性能模數(shù)轉(zhuǎn)換器提供最高的采樣速率為40MSPS

30、，采樣數(shù)據(jù)精度為10位，采用并行輸出的方式，ADS825兼容+3V和+5V的邏輯輸入和輸出。ADS825具有低失真、高信噪比以及很高的過采用能力，它可以滿足在電訊、檢測儀器和視頻處理等方面的應(yīng)用要求。</p><p>　　1.模擬輸入和內(nèi)部基準(zhǔn)電壓</p><p>　　ADS800的輸入信號可以有多種形式，并允許使用不同的電路來驅(qū)動(dòng)，這取決于信號的特征與所希望的性能指標(biāo)。ADS825的內(nèi)部

31、基準(zhǔn)電壓設(shè)置成與A/D轉(zhuǎn)換滿量程輸入范圍相匹配。差動(dòng)輸入范圍允許每路輸入在共模電壓值+2.5V上波動(dòng)，兩個(gè)輸入每一路允許在+1.5到3.5V范圍內(nèi)變化。因?yàn)槊總€(gè)輸入端可能有2V的峰峰值變化，而且他們相互間又是反向的，這樣，量化輸入是一個(gè)4V的差動(dòng)信號。.</p><p><b>　　2.采樣時(shí)鐘</b></p><p>　　CLK管腳接收CMOS電平時(shí)鐘輸入。時(shí)鐘的上

32、升與下降邊沿被用作內(nèi)部流水線各級指令。因此，時(shí)鐘應(yīng)該保持50%的占空比，要有較低的起伏，以及2ns或者更小的上升、下降邊。當(dāng)對一個(gè)高頻輸入進(jìn)行量化或者工作于最高采用頻率時(shí)，這點(diǎn)就很重要了，偏離50%的占空比將縮短某些內(nèi)部期間停留的時(shí)間，因此會(huì)降低SNR和DNL的性能。</p><p><b>　　3輸出數(shù)據(jù)</b></p><p>　　ADS825輸出COMS電平上的

33、10位數(shù)據(jù)，標(biāo)準(zhǔn)輸出是直接偏移二進(jìn)制碼.(SOB碼)。OE端口控制A/D采樣芯片(ADS825)的工作狀態(tài)，如果加邏輯高電平，那么ADS825的輸出位都置成高阻狀態(tài)。。正常工作時(shí)，OE腳可以置成低或者懸空狀態(tài)。</p><p>　　4.ADS825管腳</p><p>　　ADS825共有28個(gè)管腳，其管腳分配如下圖3.3所示。</p><p><b>　

34、　3.4電路調(diào)試</b></p><p>　　3.4.1模擬信號部分</p><p>　　我們輸入模擬正弦信號，幅度A為0.4V，頻率f為100kHz,此時(shí)信號電壓的范圍是-0.4V~0.4V，我們把此時(shí)的信號記為X1，X1在示波器上的顯示如下圖3.4所示。</p><p>　　圖3.4輸入的模擬正弦信號X1</p><p>　　

35、通過電容c11,整個(gè)信號的電壓加入正偏置后，此時(shí)的信號仍然為正弦信號，幅度為0.4V，頻率為100kHz，只是加了直流信號，整個(gè)信號的電壓被抬高1.5V了。此時(shí)信號的電壓范圍是1.1v~1.9V,我們記此時(shí)的信號為X2。信號X2經(jīng)過放大器OPA690后的信號波形交流部分整體被放大2倍，仍為正弦信號。此時(shí)正弦信號的幅度為0.8V，頻率為100K，此時(shí)電壓的范圍是0.7V~2.5V，我們記此時(shí)的信號為X3。</p><p

36、><b>　　3.4.2數(shù)字部分</b></p><p>　　模擬信號X3經(jīng)過ADS825轉(zhuǎn)換后，變成數(shù)字信號。由于采用的是并行輸出，因此輸出的是10路數(shù)字信號。我們記錄下其中三位數(shù)字信號的波形：第一位（最高位），第二位和第十位。由于我們輸入的控制電壓是3.3V，因此輸出的數(shù)字信號的幅度也是3.3V，這才能保證與FPGA上的電壓相匹配。</p><p>　　第一

37、位數(shù)字信號的波形如下圖3.5所示。</p><p>　　圖3.5第一位數(shù)字信號波形圖</p><p>　　第二位數(shù)字信號波形如下圖3.6所示。</p><p>　　圖3.6第二位數(shù)字信號波形圖</p><p>　　第十位（最低位）數(shù)字信號波形如下圖3.7所示。</p><p>　　圖3.7第十位數(shù)字信號波形圖</

38、p><p>　　通過上面的圖形我們可以看到，最高位的數(shù)字信號特別清晰，也相對最穩(wěn)定。第二高位的信號也相對比較清晰，相對比較穩(wěn)定。最低位的信號出現(xiàn)了很大程度的失真，本來按照理想的采樣結(jié)果，最低位的信號也應(yīng)該和最高位，第二高位的信號一樣，是個(gè)方波信號。但是由于是最低位，微小的電壓幅度變化都可能導(dǎo)致這位的輸出產(chǎn)生變化，因?yàn)橥饨绱嬖谥芏喔蓴_，因此這位信號就特別容易受到影響。依次論推，當(dāng)輸入模擬信號的電壓變化越來越大，或者外

39、界干擾越來越大，那么上面變化引起的ADS825輸出也是從低位依次傳遞到高位，即高位的輸出的穩(wěn)定性比低位要大。</p><p>　　由于數(shù)字信號是10位并行輸出的，而且輸出的頻率非常高，我們很難用示波器來記錄數(shù)據(jù)，也不可能精確地記下10路數(shù)據(jù)的波形來分析我們的ADS825芯片是否正常工作，是否正確地進(jìn)行模數(shù)轉(zhuǎn)換。因此，我們選擇把它送入FPGA里，用Signal tapⅡ Logic Analyzer來記錄數(shù)據(jù)并顯示

40、實(shí)時(shí)信號。</p><p>　　第四章 數(shù)字信號處理</p><p>　　4.1快速傅里葉算法（FFT）</p><p>　　FFT的全稱是快速傅立葉變換，F(xiàn)FT算法是在DFT算法的基礎(chǔ)上發(fā)展來的，F(xiàn)FT算法思想是將要處理N點(diǎn)的序列逐次分解為(N-1)/2的DFT。現(xiàn)階段有兩種分解方法，一種是從時(shí)間域?qū)⑿盘栃蛄蟹纸獬刹煌有蛄校磳⑿盘栃蛄衳(n)分解成奇數(shù)子

41、序列，和偶數(shù)子序列，再把分好的子序列又分成奇數(shù)子序列和偶數(shù)子序列，這樣逐次分解到不能分解為止，最后通過求子序列的DFT而實(shí)現(xiàn)整個(gè)序列的DFT，這種方法叫時(shí)間抽取法，另一種是從頻域?qū)⑿盘柗纸獾姆椒?，即將信號序列X(k)分解成奇數(shù)子序列，和偶數(shù)子序列，再把分好的子序列又分成奇數(shù)子序列和偶數(shù)子序列，這樣逐次分解到不能分解為止，最后通過求子序列的DFT而實(shí)現(xiàn)整個(gè)序列的DFT，這種方法叫頻率抽取法。</p><p>　　4

42、.2 FFT算法分析與其在MATLAB下的仿真</p><p>　　一個(gè)模擬信號經(jīng)過A/D轉(zhuǎn)換后變成數(shù)字信號，當(dāng)然其中的采樣要遵守奈奎斯特采樣定律，即采樣頻率大于信號中最高頻率的2倍，這樣采樣之后得到的數(shù)字信號才能完整地保留了原始信號中的信息。假設(shè)采樣頻率為fs，信號頻率f0，采樣點(diǎn)數(shù)為N。那么我們對其做N點(diǎn)的FFT變換之后結(jié)果就是一個(gè)為N點(diǎn)的復(fù)數(shù)。每一個(gè)點(diǎn)就對應(yīng)著一個(gè)相對應(yīng)的頻率點(diǎn)。而這個(gè)點(diǎn)的模值，是該頻率值下

43、的幅度特性。假設(shè)模擬信號的峰峰值為A，那么做N點(diǎn)FFT變換后結(jié)果的除去第一個(gè)點(diǎn)每個(gè)點(diǎn)的模值就是峰峰值A(chǔ)的N/2倍。第一個(gè)點(diǎn)就是直流分量，它的模值就是直流分量的N倍。</p><p>　　在頻率方面，我們的采樣頻率為fs，采樣頻率在這期間被N個(gè)點(diǎn)平均分成N等份，每份之間的間隔為fs/N。也就是我們所說的頻率分辨率為fs/N，當(dāng)采樣頻率fs不變時(shí)，N的值越大，信號的頻率分辨率值越小，頻率分辨的能力越高。假設(shè)我們采樣頻

44、率fs為1024Hz，采樣點(diǎn)數(shù)為512點(diǎn)，分辨率約為2Hz。如果我們用采樣頻率為1024的采樣頻率采樣512個(gè)點(diǎn)時(shí)，就需要0.5秒種的時(shí)間。如果我們用采樣1秒鐘的時(shí)間采得的信號（采樣1024個(gè)點(diǎn)）做FFT時(shí)，那么我們的頻率分辨率可以達(dá)到1Hz，即我們所說的當(dāng)采樣頻率不變時(shí)，N的點(diǎn)數(shù)越大，信號的譜分辨率越好。</p><p>　　4.3 FFT ip core</p><p>　　Ip co

45、re是指應(yīng)用于專用的集成電路或者FPGA的邏輯模塊或數(shù)據(jù)模塊。在數(shù)字電路設(shè)計(jì)中有些中模塊比較復(fù)雜但卻經(jīng)常用到，如FFT模塊，F(xiàn)IR濾波器模塊，SRAM存儲(chǔ)器控制器模塊。人們把它們設(shè)計(jì)成固定的模塊而且這些模塊的參數(shù)可以根據(jù)用戶的需要自行修改，用戶在設(shè)計(jì)中可以直接調(diào)用這些模塊，因此可以大大簡化設(shè)計(jì)的復(fù)雜程度，提高設(shè)計(jì)和研發(fā)的速度。隨著可編程邏輯編程技術(shù)的發(fā)展，人們設(shè)計(jì)的工程越來越復(fù)雜，那樣ip core的使用就變得尤為重要了。ip core

46、分為硬核，中核和軟核三大類。</p><p>　　圖4.1是FFT ip core的模塊引腳圖，其中clk是FFT ip core工作的時(shí)鐘，sink_sop是用來指示每幀輸入FFT變換的開始標(biāo)志信號，sink_eop是用來指示每幀輸入數(shù)據(jù)FFT變換的結(jié)束標(biāo)志信號，sink_valid是指輸入有效信號，reset_n指復(fù)位信號，sink_real指輸入的實(shí)部信號，sink_imag指輸入的虛部信號。source_

47、sop指輸出每幀F(xiàn)FT運(yùn)算開始的標(biāo)志信號，source_eop指輸出每幀F(xiàn)FT運(yùn)算結(jié)束的標(biāo)志信號，source_real指FFT變換后實(shí)部輸出信號。source_imag指FFT變換后虛部輸出信號。</p><p>　　圖4.1 FFT模塊引腳圖</p><p>　　4.4 FFT ip core與其仿真實(shí)現(xiàn)</p><p>　　4.4.1 DSP Builder介

48、紹</p><p>　　DSP builder可以幫助用戶完成基于FPGA的DSP系統(tǒng)設(shè)計(jì)，除了可以進(jìn)行圖像化的系統(tǒng)建模之外，DSP Builder還可以自動(dòng)完成大部分的設(shè)計(jì)過程和仿真，直至把設(shè)計(jì)文件下載到FPGA芯片中。DSP Builder是一個(gè)系統(tǒng)級(系統(tǒng)級)設(shè)計(jì)工具，但同時(shí)它把系統(tǒng)級（算法仿真建模）和RTL級（硬件實(shí)現(xiàn)）的設(shè)計(jì)工具連接起來，使開發(fā)到硬件的實(shí)現(xiàn)可以無縫地過渡。使用MATLAB/DSP Bui

49、lder進(jìn)行DSP系統(tǒng)的開發(fā)必須安裝MATLAB和DSP Builder軟件。</p><p>　　4.4.2 FPGA上實(shí)現(xiàn)數(shù)字信號處理</p><p>　　第一步就是在MATLAB/Simulink中進(jìn)行設(shè)計(jì)輸入，在MATLAB/Simulink中建立一個(gè)模型文件，用圖形的方式調(diào)用DSP Builder和其他Simulink庫中的模塊，構(gòu)成系統(tǒng)級或者算法級設(shè)計(jì)框圖。利用Simulink

50、的圖形化仿真、分析功能，分析此設(shè)計(jì)模型的正確性，完成模型仿真。</p><p>　　第二步是通過Signal Compiler把Simulink的模型文件轉(zhuǎn)換為硬件描述語言文件，以供其他EDA軟件處理，這些軟件部能直接處理MATLAB/Simulink產(chǎn)生的模型文件，那么DSP Builder中的Signal Compiler模塊用于完成模型文件到硬件描述語言文件的轉(zhuǎn)換，轉(zhuǎn)換之后的HDL文件是RTL級（寄存器傳輸

51、級，可綜合的格式）。</p><p>　　第三步執(zhí)行RTL級仿真，在這一步DSP Builder支持自動(dòng)流程的Modelsim仿真。用戶也可以利用第二步產(chǎn)生的VHDL文件使用其他的仿真工具軟件手動(dòng)地進(jìn)行仿真。</p><p>　　第四步使用Signal Compiler產(chǎn)生的VHDL文件進(jìn)行RTL級綜合、網(wǎng)表產(chǎn)生和適配處理。在大部分情況下，QuartusⅡ?qū)SP模塊適配之后還需要適配后的

52、網(wǎng)表與Simulink中建立的一致性。還需要使用Modelsim進(jìn)行仿真。這時(shí)仿真需要使用的文件為QuartusⅡ適配后帶延時(shí)信息的網(wǎng)標(biāo)文件。</p><p>　　第五步在QuartusⅡ中編譯用戶設(shè)計(jì)的工程文件，最后將工程下載，進(jìn)行測試驗(yàn)證。進(jìn)過測試、驗(yàn)證的設(shè)計(jì)可以單獨(dú)執(zhí)行相應(yīng)的DSP功能。如果DSPBuilder產(chǎn)生的DSP模塊只是整體設(shè)計(jì)中的一個(gè)部分，那么可以在設(shè)計(jì)中調(diào)用DSP Builder產(chǎn)生的VHDL

53、文件，以構(gòu)成整個(gè)設(shè)計(jì)。也可以將DSP模塊生成為一個(gè)外設(shè)，集成到SOPC系統(tǒng)中去。</p><p><b>　　4.4.3仿真實(shí)現(xiàn)</b></p><p>　　Altera為用戶提供了完整的設(shè)計(jì)平臺(tái)，包括DSP Builder、SOPC Builder、Nios II和Quartus II等軟件，而且這些軟件可以聯(lián)合起來使用戶無論在構(gòu)建FPGA協(xié)處理器還是構(gòu)建專用的DS

54、P硬件系統(tǒng)時(shí)，都能將可編程邏輯的優(yōu)勢發(fā)揮得淋漓盡致。出此之外，與Altera合作的第三方提供的各種數(shù)字信號處理知識(shí)產(chǎn)權(quán)解決方案（如ip core）,可以整合在高速數(shù)字信號處理，圖像處理，視頻處理等多個(gè)領(lǐng)域使用，極大程度加快了產(chǎn)品的研發(fā)的進(jìn)程。</p><p>　　Altera DSP Builder可以用來聯(lián)合仿真，也可以作為用來連接Simulik和Quartus II軟件進(jìn)行DSP開發(fā)的工具，圖4.2是我們用D

55、SP Builder的FFT核仿真正弦信號的設(shè)計(jì)工程。</p><p>　　圖4.2 FFT仿真工程</p><p>　　第五章 實(shí)際信號的采集與實(shí)時(shí)處理</p><p>　　5.1系統(tǒng)總體硬件框圖</p><p>　　系統(tǒng)的總體硬件框圖如圖5.1所示。整個(gè)系統(tǒng)分為高速信號采集板和DE2開發(fā)平臺(tái)兩個(gè)大的模塊，高速信號采集板的功能是：接收信號

56、發(fā)生器產(chǎn)生的模擬信號，模擬信號經(jīng)過放大芯片OPA690放大后進(jìn)入模數(shù)轉(zhuǎn)換芯片ADS825進(jìn)行模數(shù)轉(zhuǎn)換，最后輸出10路數(shù)字轉(zhuǎn)換信號；DE2開發(fā)平臺(tái)的功能是：接收采集板輸出的10路數(shù)字信號，存儲(chǔ)接收的數(shù)字信號并對接收的數(shù)字信號做FFT變換。</p><p>　　圖5.1系統(tǒng)總體硬件框圖</p><p>　　5.2 SignaltapⅡ</p><p>　　Signalt

57、apⅡLogic Analyzer是第二代系統(tǒng)調(diào)試工具，是裝在QuartusⅡ下，可以捕獲和顯示實(shí)時(shí)的信號，觀察系統(tǒng)中硬件和軟件之間的相互作用。QuartusⅡ軟件選擇要捕獲的信號，開始捕獲信號的時(shí)間，和選擇捕獲多少數(shù)據(jù)樣本。使用SignaltapⅡLogic Analyzer前，我們需要建立SignaltapⅡ文件即.stp文件，此文件包括我們所設(shè)置的配置并以波形的形式顯示所捕獲的信號。</p><p>　　當(dāng)

58、設(shè)置完SignaltapⅡ文件后，我們就可以編譯工程，對器件進(jìn)行編程和使用SignaltapⅡLogic Analyzer分析和采集數(shù)據(jù)。每個(gè)邏輯分析器均嵌入到器件的邏輯中，SignaltapⅡLogic Analyzer在單個(gè)器件上支持多達(dá)1024個(gè)通道，采樣用達(dá)到128K樣本。</p><p>　　5.3 QuartusⅡ工程</p><p>　　在QuartusⅡ下，我們首先設(shè)計(jì)一個(gè)

59、高速數(shù)字信號的采集工程，由于我們在示波器其上很難判斷我們所采集的信號是否正確，因此我們需要在QuartusⅡ下建立工程，建立后的工程如下圖5.2所示：</p><p>　　圖5.2 QuartusⅡ下數(shù)字信號采集工程圖</p><p>　　5.4實(shí)時(shí)信號的采集</p><p>　　通過SignaltapⅡLogic Analyzer我們可以觀測到采集的正弦信號了。如

60、下圖所示：我們輸入的模擬正弦信號，幅度為0.4V,頻率為100kHz的信號,SignaltapⅡLogic Analyzer采集的數(shù)據(jù)圖形如下圖5.3所示。</p><p>　　圖5.3 SignaltapⅡ采集的數(shù)據(jù)</p><p>　　5.5實(shí)時(shí)信號的驗(yàn)證</p><p>　　為了驗(yàn)證采樣的數(shù)據(jù)是否正確，我們把所SignaltapⅡLogic Analyzer采

61、集的正弦信號數(shù)據(jù)導(dǎo)入MATALB進(jìn)行驗(yàn)證，橫坐標(biāo)的步進(jìn)值為1，共導(dǎo)入4096個(gè)點(diǎn)的數(shù)值，得到的圖形如圖5.4所示。</p><p>　　圖5.4 Matlab下4096個(gè)數(shù)據(jù)點(diǎn)的波形圖</p><p>　　由上圖可以看出，這是個(gè)標(biāo)準(zhǔn)的正弦波圖形，我們再對其做幅度變化，可以得到采樣前模擬信號的波形。如果我們再一次對它對幅度變化，那么可以得到我們輸入的原始模擬信號數(shù)字化的圖像，如圖5.5所示。

62、</p><p>　　圖5.5 Matlab下原始模擬信號數(shù)字化的波形圖</p><p>　　在MATLAB下驗(yàn)證了我們可以正確采集正弦信號的波形，我們同樣可以在SignaltapⅡLogic Analyzer看到采集到的正弦信號的波形，如下圖5.6所示。</p><p>　　圖5.6 SignaltapⅡ下正弦信號的波形圖</p><p>

63、　　5.6采集信號的頻譜分析</p><p>　　5.6.1 QuartusⅡ下FFT ip core仿真</p><p>　　設(shè)輸入信號的頻率f0，采樣頻率為fs，F(xiàn)FT采樣的點(diǎn)數(shù)設(shè)為N，那么頻譜分辨率為fs/N,n為距離sourse_sop脈沖開始的通道數(shù)。那么有下列公式：頻譜分辨率*通道數(shù)=信號頻率；</p><p><b>　　即</b>

64、;</p><p>　?。╢s/N）*n=f0;（5.1）</p><p>　　在未實(shí)際輸入采集的數(shù)字信號前，我們通過建立圖5.7的工程對QuartusⅡ下的FFT ip core的工作原理進(jìn)行仿真。</p><p>　　圖5.7 QuartusⅡ下FFT core的仿真工程圖</p><p>　　我們首先在QuartusⅡ里建立一個(gè)正弦信號

65、發(fā)生器，其主要由一個(gè)計(jì)數(shù)器宏模塊cont和一個(gè)數(shù)據(jù)存儲(chǔ)宏模塊rom構(gòu)成，計(jì)數(shù)器的輸入時(shí)鐘是50MHz，數(shù)據(jù)存儲(chǔ)模塊輸出8位數(shù)字信號，輸出端連接到FFT core的實(shí)部輸入端。信號發(fā)生器產(chǎn)生的正弦信號的波形如圖5.8所示。</p><p>　　圖5.8信號發(fā)生器產(chǎn)生的正弦信號波形圖</p><p>　　根據(jù)上面建立的工程，輸入時(shí)鐘fs=50MHz，采樣的點(diǎn)數(shù)N=1024,頻譜分辨率為50MH

66、z/1024=48KHz,那么輸入正弦波信號的頻率為f0=50MHz/64=780KHz,n=780k/48k，約為16。如下圖5.9所示，在LEDR上距離source_sop脈沖開始的第16個(gè)通道上可以看到正弦信號的頻譜。</p><p>　　圖5.9正弦信號的頻譜圖</p><p>　　5.6.2實(shí)時(shí)信號的FFT變換</p><p>　　我們把高速信號采集板輸出

67、的數(shù)字信號做FFT變換，在QuartusⅡ下建立</p><p>　　的工程如圖5.10所示。</p><p>　　圖5.10 QuartusⅡ下FFT工程</p><p>　　圖5.11所示為正弦信號FFT變換后的頻譜圖。LEDR為FFT core輸出到得頻譜圖，source_sop為輸出開始信號。</p><p>　　圖5.11 Sign

68、altapⅡ下正弦信號FFT變換后的頻譜圖</p><p>　　截取第一個(gè)輸出開始（sourse_sop的第一個(gè)脈沖開始）所在位置的信號圖像，如圖5.12所示。</p><p>　　圖5.12第一個(gè)輸出開始正弦信號FFT變換后的頻譜圖</p><p>　　由LEDR線上我們可以看出信號的頻譜主要在距離sourse_sop脈沖開始的第10個(gè)通道上，滿足公式（fs/N）

69、*n=f0（當(dāng)f0=100kHz,N=1024,fs=10MHz時(shí),n=10.24），可以正確得到我們所采集實(shí)時(shí)信號的頻譜圖。</p><p><b>　　第六章 總結(jié)</b></p><p>　　本文介紹了基于FPGA的高速信號采集與處理的設(shè)計(jì)，討論了設(shè)計(jì)中需要的注意事項(xiàng)。在介紹FPGA的設(shè)計(jì)基礎(chǔ)上，詳細(xì)地簡紹了FFT的算法原理，并用MATLAB軟件仿真，講述了F

70、FT core的使用方法。最后連接高速數(shù)據(jù)采集板與Altera的開發(fā)平臺(tái)DE2，在QuartusⅡ下建立工程，聯(lián)合MATLAB軟件實(shí)現(xiàn)了采集數(shù)據(jù)的驗(yàn)證工作，證明了對所采集的數(shù)據(jù)成功的轉(zhuǎn)換和接收。最后對所采集的數(shù)據(jù)用FFT ip core做FFT變換。</p><p>　　通過本次設(shè)計(jì)工作，了解了模數(shù)轉(zhuǎn)換的深層原理，PCB板的設(shè)計(jì)和制作能力等方面有了很大程度的提高，同時(shí)在FPGA和FFT算法方面的學(xué)習(xí)和實(shí)際操作上也

71、得到了很大程度的鍛煉。這次設(shè)計(jì)使我深刻體會(huì)到理論研究和實(shí)際動(dòng)手結(jié)合的重要性，因?yàn)閷?shí)際動(dòng)手才能使自己更加深刻入地了解所學(xué)的理論知識(shí)，而地掌握扎實(shí)的理論知識(shí)才能更好地指導(dǎo)實(shí)踐。 </p><p><b>　　[參考文獻(xiàn)]</b></p><p>　　[1]劉書名,劉斌.高性能模數(shù)與數(shù)模轉(zhuǎn)換器件[M].西安：西安電子科技大學(xué)出版社,2000.</p><

72、;p>　　[2]王林泉,皮亦鳴.基于FPGA的超高速FFT硬件實(shí)現(xiàn)[J].電子科技大學(xué)學(xué)報(bào),2005,34(2):152-154.</p><p>　　[3]王剛,張瀲.基于FPGA的SOPC嵌入式系統(tǒng)設(shè)計(jì)與典型實(shí)例[M].北京：電子工業(yè)出版社,2009.</p><p>　　[4]謝應(yīng)科,付博.數(shù)據(jù)全并行FFT處理器的設(shè)計(jì)[J].計(jì)算機(jī)研究與發(fā)展,2004,41(6):1022-1

73、029.</p><p>　　[5]李素芝,萬建偉.時(shí)域離散信號處理[M].長沙:國防科技大學(xué)出版社,1994.</p><p>　　[6]祁才君.數(shù)字信號處理技術(shù)的算法分析與應(yīng)用[M].北京：機(jī)械工業(yè)出版社,2005.</p><p>　　[7]David A.Patterson,John L.Hennessy.Computer Organization&

74、Design:The</p><p>　　Hardware/Software Interface.,[M].北京：機(jī)械工業(yè)出版社,1999.</p><p>　　[8]譚會(huì)生,瞿遂春.EDA技術(shù)綜合應(yīng)用實(shí)例與分析[M].西安：西安電子科技大學(xué)出版社,2004.</p><p>　　[9]劉凌,胡永生.數(shù)字信號處理的實(shí)現(xiàn)[M].北京：清華大學(xué)出版社,2002.<

75、/p><p>　　[10]吳鎮(zhèn)揚(yáng).數(shù)字信號處理的原理與實(shí)現(xiàn)[M].南京：東南大學(xué)出版社,1997.</p><p>　　[11]毛俊,張學(xué)智.快速傅立葉變換算法的比較[J],西安工業(yè)學(xué)院學(xué)報(bào).2002,10(3):33-36.</p><p>　　[12]徐小田.快速發(fā)展的中國集成電路市場與產(chǎn)業(yè)[J].世界電子元器件,2001(7):7-10.</p>&

76、lt;p>　　[13]常小明,李媛媛.Verilog-HDL工程實(shí)踐入門[M].北京：北京航空航天大學(xué)出版社,2005.</p><p>　　[14]田耘,徐文波,胡彬.Xilinx FPGA開發(fā)指南[M].北京：人們郵電出版社,2008.</p><p>　　[15]楊林楠.基于FPGA的高速多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì).計(jì)算機(jī)工程,2007,7:35~37</p><

77、;p>　　[16]侯建軍,郭勇.SOPC技術(shù)基礎(chǔ)教程[M].北京：清華大學(xué)出版社,2008.</p><p>　　[17]胡廣書.數(shù)字信號處理－理論、算法與實(shí)現(xiàn)[M].北京：清華大學(xué)出版社,1997.</p><p>　　[18]DAISUKE TAKAHASHI,YASUMASA KANADA,“High-Performance adix-2，3 and 5Parallel.<

78、;/p><p>　　[19]Reinaldo A B,William R L.Designing systems on chip using cores[C].Annual ACM IEEEDesign Automation Conference Proceedings of 37th conference on design automation,2000,420-425.</p><p>

79、　　[20]Ray Andraka. A survey of CORDIC algorithms for FPGA based computers[C].Proceedingsof the 1998 ACM/SIGDA sixth international symposium on Field programmable gatearrays,Monterey,CA,Feb.1998,191-200. </p><p

80、>　　附件1： 大學(xué)本科畢業(yè)論文（設(shè)計(jì)）工作程序</p><p>　　注：1.提前或推延進(jìn)行畢業(yè)論文（設(shè)計(jì)）的，各階段要求相同，日程自定；</p><p>　　2.畢業(yè)論文（設(shè)計(jì)）工作三個(gè)階段時(shí)間安排，可根據(jù)各專業(yè)特點(diǎn)適當(dāng)調(diào)整。 </p><p>　　附件2： 大學(xué)本

81、科畢業(yè)論文（設(shè)計(jì)）撰寫規(guī)范</p><p>　　一、畢業(yè)論文（設(shè)計(jì)）文本結(jié)構(gòu)</p><p>　　畢業(yè)論文（設(shè)計(jì)）主要由8個(gè)部分組成：①封面；②目錄；③題目；④中外文摘要；⑤正文；⑥參考文獻(xiàn)；⑦謝辭；⑧附錄。</p><p>　　二、畢業(yè)論文（設(shè)計(jì)）各部分規(guī)范</p><p><b>　　1. 封面</b></p&

82、gt;<p>　　封面按學(xué)校規(guī)定的格式填寫，包括論文（設(shè)計(jì)）題目、作者姓名、指導(dǎo)教師姓名、學(xué)科專業(yè)等內(nèi)容。</p><p><b>　　2. 目錄</b></p><p>　　目錄由畢業(yè)論文（設(shè)計(jì)）各部分內(nèi)容的順序號、名稱和頁碼組成，目次中的內(nèi)容一般列出二級標(biāo)題即可。目錄應(yīng)該用“…………”連接名稱與頁碼。</p><p><

83、b>　　3. 題目</b></p><p>　　論文（設(shè)計(jì)）題目要恰當(dāng)、簡明、凝練，能夠反映論文的主題及其內(nèi)容，做到文、題貼切。題目中不使用非規(guī)范的縮略詞、符號、代號和公式，通常不采用問話的方式。題目所使用的詞語應(yīng)當(dāng)考慮到有助于選擇關(guān)鍵詞和編制題錄、索引等。</p><p>　　題目的中文字?jǐn)?shù)一般不超過20個(gè)字，外文題目不超過10個(gè)實(shí)詞，中外文標(biāo)題應(yīng)一致，居中編排格式。&

84、lt;/p><p>　　4. 中外文摘要及關(guān)鍵詞　　摘要是對畢業(yè)論文（設(shè)計(jì)）內(nèi)容不加注釋和評論的簡短陳述。摘要主要是說明研究工作的目的、方法、結(jié)果和結(jié)論。摘要應(yīng)具有獨(dú)立性和自含性，即不閱讀全文，就能獲得畢業(yè)論文（設(shè)計(jì)）必要的信息，使讀者確定有無必要閱讀全文。摘要中應(yīng)用第三人稱的方法記述論文的性質(zhì)和主題，不使用“本文”、“作者”等作為主語，應(yīng)采用“對…進(jìn)行了研究”、“報(bào)告了…現(xiàn)狀”、“進(jìn)行了…調(diào)查”等表達(dá)方式。排除在

85、本學(xué)科領(lǐng)域已成為常識(shí)的內(nèi)容，不得重復(fù)題目中已有的信息。語句要合乎邏輯關(guān)系，盡量同正文的文體保持一致。結(jié)構(gòu)要嚴(yán)謹(jǐn)，表達(dá)要簡明，語義要確切，一般不再分段落。對某些縮略語、簡稱、代號等，除了相鄰專業(yè)的讀者也能清楚理解的以外，在首次出現(xiàn)處必須加以說明。摘要中通常不用圖表、化學(xué)結(jié)構(gòu)式以及非公知公用的符號和術(shù)語。</p><p>　　畢業(yè)論文（設(shè)計(jì)）的摘要包含中文摘要和外文摘要。中文摘要字?jǐn)?shù)約為200~300字，外文摘要約為

86、200~300個(gè)實(shí)詞。</p><p>　　關(guān)鍵詞（Keywords）是為了文獻(xiàn)標(biāo)引，從《漢語主題詞表》或論文中選取出來，用以表示全文主題內(nèi)容信息的詞語或術(shù)語。關(guān)鍵詞不宜用非通用的代號和分子式。</p><p>　　關(guān)鍵詞一般為3~6個(gè)。關(guān)鍵詞的排序，通常應(yīng)按研究的對象、性質(zhì)（問題）和采取的手段排序。中文關(guān)鍵詞兩詞之間應(yīng)留出一個(gè)漢字的空間，不加任何標(biāo)點(diǎn)符號；外文關(guān)鍵詞之間用分號隔開。<

87、;/p><p><b>　　5. 正文</b></p><p>　　畢業(yè)論文（設(shè)計(jì)）的正文包括前言（引言）、正文、結(jié)論三個(gè)部分。外語類專業(yè)畢業(yè)生必須用所學(xué)專業(yè)外語撰寫。</p><p>　　畢業(yè)論文（設(shè)計(jì)）的篇幅一般6000字左右。</p><p><b>　　(1)前言（引言）</b></p&g

88、t;<p>　　前言（引言）主要說明研究工作的目的、范圍，對前人的研究狀況進(jìn)行評述分析，闡明研究設(shè)想、研究方法、實(shí)驗(yàn)設(shè)計(jì)、預(yù)期結(jié)果、成果的意義等。</p><p><b>　　(2)正文</b></p><p>　　正文是對研究工作與研究內(nèi)容的詳細(xì)表述，一般由標(biāo)題、文字、表格或公式等部分組成。該部分要運(yùn)用選定的研究方法分析問題、論證觀點(diǎn)，盡量反映出研究能

89、力和學(xué)術(shù)水平。正文是畢業(yè)論文（設(shè)計(jì)）的核心部分，占據(jù)主要篇幅。</p><p>　　正文是論文的主體，要求觀點(diǎn)清晰、論點(diǎn)正確、論據(jù)可靠、論證嚴(yán)密、層次清楚。</p><p>　　正文中的圖表和計(jì)量單位要規(guī)范。圖須有序號、圖題、圖例、量和單位，圖序號須用阿拉伯?dāng)?shù)字，與圖題空 1 格，寫在圖下方；表格采用 3線表，表頭線和表尾線為粗黑線，表兩邊不要串寫文字，表序號須用阿拉伯?dāng)?shù)字，與標(biāo)題空 1格

90、，寫在表上方；一律使用法定計(jì)量單位。</p><p><b>　　(3)結(jié)論</b></p><p>　　結(jié)論是對整個(gè)研究工作進(jìn)行歸納和總結(jié)。結(jié)論應(yīng)當(dāng)準(zhǔn)確、完整、明確、精練。如不可能導(dǎo)出應(yīng)有的結(jié)論，也可以沒有結(jié)論而進(jìn)行必要的討論，闡述本課題研究中存在的問題及進(jìn)一步開展研究的建議。</p><p><b>　　6. 謝辭（致謝）<

91、/b></p><p>　　謝辭（致謝）是對給予各類資助、指導(dǎo)和協(xié)助完成科研工作，以及提供各種條件的單位和個(gè)人表示的感謝。謝辭應(yīng)實(shí)事求是。</p><p><b>　　7. 參考文獻(xiàn)</b></p><p>　　文后參考文獻(xiàn)，是論文的重要組成部分，按順序和規(guī)定的格式列在正文之后。所列出的文獻(xiàn)，應(yīng)當(dāng)是作者親自閱讀或引用過的，出處要翔實(shí)，要進(jìn)

92、行核實(shí)查對。所引用的文獻(xiàn)應(yīng)是公開出版的刊物或著作，內(nèi)部刊物一般不引用。</p><p>　　正文中參考文獻(xiàn)的標(biāo)注方法，是在引用文字（即所引用的詞組、句子、段落等）結(jié)束處的右上角標(biāo)出參考文獻(xiàn)序號。全文參考文獻(xiàn)的序號要按照從小到大的次序排列，某一文獻(xiàn)多次引用時(shí)，要用同一序號標(biāo)出。</p><p>　　文后參考文獻(xiàn)的編寫方式，是依正文中參考文獻(xiàn)序號的次序排列所有的參考文獻(xiàn)，且一個(gè)參考文獻(xiàn)只能出現(xiàn)

93、一次。</p><p><b>　　8. 附錄</b></p><p>　　凡不宜收入正文中而又有價(jià)值的內(nèi)容，可編入畢業(yè)論文的附錄中。附錄內(nèi)容主要包括：①正文中所使用公式的推導(dǎo)與證明過程；②使用的主要符號、單位、縮寫、程序全文及其說明等；③在正文中無法列出的實(shí)驗(yàn)數(shù)據(jù)；④重復(fù)性數(shù)據(jù)圖表；⑤調(diào)查問卷等。</p><p>　?。旑^空2行）目 錄（

94、4號黑體，居中）</p><p>　　摘要……………………………………………………………………………………1</p><p>　　關(guān)鍵詞…………………………………………………………………………………1</p><p>　　Abstract………………………………………………………………………………1</p><p>　　Key words……

95、………………………………………………………………………1</p><p>　　引言（或緒論）………………………………………………………………………1</p><p>　　1□材料與方法………………………………………………………………………Y</p><p>　　1.1□材料 ……………………………………………………………………………Y</p><

96、p>　　1.2□方法 ……………………………………………………………………………Y</p><p>　　1.2.1□×××××…………………………………………………………………Y</p><p>　　1.2.2□×××××…………………………………………………………………Y</p

97、><p>　　1.2.3□×××××…………………………………………………………………Y</p><p>　　1.2.4□×××××…………………………………………………………………Y</p><p>　　2□××…………………………………………………

98、……………………………Y</p><p>　　2.1□×××××……………………………………………………………………Y</p><p>　　3□×××…………………………………………………………………………… Y</p><p>　　……………………………………………………………（略）&

99、lt;/p><p>　　X ×××××（正文第X章）…………………………………………………………Y</p><p>　　致謝……………………………………………………………………………………Y</p><p>　　參考文獻(xiàn)………………………………………………………………………………Y</p><p&g

100、t;　　附錄A ××××（必要時(shí)）………………………………………………………Y</p><p>　　附錄B ××××（必要時(shí)）………………………………………………………Y</p><p>　　圖1 ××××（必要時(shí)）…………………………………………………………Y&l

101、t;/p><p>　　圖2 ××××（必要時(shí)）…………………………………………………………Y</p><p>　　表1 ××××（必要時(shí)）……………………………………………………………Y</p><p>　　表2 ××××（必要時(shí)）………………………

102、……………………………………Y</p><p>　　注：1. 目次中的內(nèi)容一般列出“章”、“節(jié)”、“條”三級標(biāo)題即可；</p><p>　　2．X、Y表示具體的阿拉伯?dāng)?shù)字；</p><p>　　畢業(yè)論文（設(shè)計(jì)）題目（3號黑體）</p><p>　　××××專業(yè)學(xué)生 學(xué)生姓名</p>

103、<p>　　指導(dǎo)教師 指導(dǎo)教師姓名（小四仿宋體）</p><p>　　摘要：××××××××××××××××××（200—300字，五號宋體）××××××

104、15;××××××××××……</p><p>　　關(guān)鍵詞：××× ×××× ××××× ×××（3-5個(gè)，五號宋體）</p><p>

105、　　Title（3號Times New Romar）</p><p>　　Student majoring in ×××× Name</p><p>　　Tutor Name（小四Times New Romar）</p><p>　　Abstract： ×××××

106、×（五號Times New Romar，200—300個(gè)實(shí)詞）××××××××××××××××××××××……</p><p>　　Key words: ××

107、5;；××××；×××××；×××（3-5實(shí)詞個(gè)，五號Times New Romar）</p><p>　　引言×××××（小四宋體）×××××××××&#

108、215;××××××××××××××××××××××××××××××××××××

109、××××××××××××××××××××××××××……。</p><p>　　1 材料與方法 （仿宋體四號）</p><p>　

110、　1．1 ××××××××××（黑體小四號）</p><p>　　××××××（小四宋體）×××××××××××××

111、5;××××××××××××××××××××××××××××××。</p><p>　　1．1．1 ×&

112、#215;（仿宋體小四號）×××× ××××××××××××××××××××××××××（小四宋體）×××

113、;×××××××××××××××××××××××××××××××××。</p><p>

114、;　　1．1．2 ××（仿宋體小四號）×××× ××××××××××××××××××××××××××（小四宋體）

115、××××××××××××××××××××××××××××××××××××。<

116、;/p><p>　　1．2 ××××××××××（黑體小四號）……</p><p>　　2 結(jié)果與分析 （仿宋體四號）</p><p>　　2．1 ××××××××××

117、;（黑體小四號）</p><p>　　××××××（小四宋體）××××××××××××××××××××××××

118、15;×××××××××××××××××××。</p><p>　　2．1．1 ××（仿宋體小四號）×××× ××××

119、××××××××××××××××××××××（小四宋體）×××××××××××××

120、5;××××××××××××××××××××××。</p><p>　　2．1．2 ××（仿宋體小四號）×××× ×&

121、#215;××××××××××××××××××××××××（小四宋體）×××××××××××

122、;×××××××××××××××××××××××××。</p><p>　　2．2 ××××××

123、5;×××（黑體小四號）……</p><p>　　3 討論 （仿宋體四號）</p><p>　　3．1 ××××××××××（黑體小四號） </p><p>　　××××××

124、（小四宋體）×××××××××××××××××××××××××××××××××××