基于xilinx_fpga高速串行接口的設(shè)計(jì)與實(shí)現(xiàn)畢業(yè)設(shè)計(jì)

1、<p>　　基于Xilinx FPGA高速串行接口設(shè)計(jì)與實(shí)現(xiàn)</p><p><b>　　摘 要</b></p><p>　　由于時(shí)鐘抖動(dòng)，扭曲，隊(duì)列同步和串?dāng)_噪聲和各種非理想因素，進(jìn)一步完善面臨巨大的挑戰(zhàn)并行傳輸率。因此，串行傳輸，已成為高速數(shù)據(jù)傳輸系統(tǒng)在深亞微米主要選擇。在串行傳輸系統(tǒng)為了實(shí)現(xiàn)高速信號傳輸，并可節(jié)約電能和降低成本，數(shù)據(jù)更傾向于使用低

2、擺幅模式，LVDS和CML是低電壓，小的擺動(dòng)，差分信號的串行傳輸方式，所以它被廣泛地應(yīng)用于PCI?？爝f網(wǎng)絡(luò)物理層和高速度SERDES電路。但這個(gè)標(biāo)準(zhǔn)的LVDS傳輸率只能達(dá)到3Gbps，以實(shí)現(xiàn)獨(dú)立設(shè)計(jì)以滿足5Gbps的要求及以上的高速PCI。表達(dá)應(yīng)用，本文研究了偽標(biāo)準(zhǔn)的LVDS 121（PLVDS）和CML的啟動(dòng)界面的設(shè)計(jì)研究。基于傳輸信號的理論，非理想因素和傳輸線的行為的信號完整性分析；提出了考慮高速串行傳輸系統(tǒng)的電路級和版圖級設(shè)計(jì)；在

3、PLVDS結(jié)束與CML收發(fā)器電路的設(shè)計(jì)，并提出了改進(jìn)方案。其中，無歪斜單端差撓度問題提高plvds收發(fā)電路，電路的性能與加速管的改進(jìn)；電平轉(zhuǎn)換電路的信號快速切換到低水平的高水平，沒有后續(xù)電路的調(diào)整，因此，延時(shí)?。浑p共模反饋電流開關(guān)電路的共模電平的控制，另一個(gè)環(huán)控制輸出擺幅，輸出更穩(wěn)定；微分預(yù)加重技術(shù)使驅(qū)動(dòng)能力強(qiáng)、降低碼間干擾。用于</p><p>　　主題詞：PLVDS，CML，預(yù)加重，均衡，有源負(fù)反饋，電壓比較

4、器，失效保護(hù)</p><p>　　Design and implementation of high-speed serial interface based on Xilinx FPGA</p><p><b>　　Abstract</b></p><p>　　Due to clock jitter, skew, queue synchron

5、ization and crosstalk noise and various non-ideal factors, parallel transmission rate to further improve the face enormous challenges. So that the serial transmission has become a high-speed data transmission system in d

6、eep sub-micron main choice. In the serial transmission system in order to realize the high-speed signal transmission, and can save power and reduce the cost, the data tend to use low swing mode, LVDS and CML is the low v

7、oltage, small swing</p><p>　　Key Words：PLVDS，CML，Pre—emphasis，Equalization，Active Negative Feedback，Limiting Amplifier，F(xiàn)ail—Safe</p><p><b>　　目 錄</b></p><p><b>　

8、　摘 要I</b></p><p>　　AbstractII</p><p><b>　　引 言2</b></p><p><b>　　1緒論3</b></p><p>　　1.1課題研究背景3</p><p>　　1.2高速串行技術(shù)發(fā)展現(xiàn)狀

9、3</p><p>　　2 Virtex-5 FPGA性能和設(shè)計(jì)技術(shù)9</p><p>　　2.1 最新款FPGA產(chǎn)品Virtex-59</p><p>　　2.2 FPGA 設(shè)計(jì)方法11</p><p>　　2.3 Xilinx FPGA設(shè)計(jì)工具簡介13</p><p>　　因?yàn)榈诙N方法便于改變和掌握，所

10、以后面章節(jié)中所進(jìn)行 在線邏輯分析多采用第二種直接插入IP核 方法進(jìn)行。3 基于FPGA TS201鏈路口設(shè)計(jì)與實(shí)現(xiàn)14</p><p>　　3 基于FPGA TS201鏈路口設(shè)計(jì)與實(shí)現(xiàn)15</p><p>　　3.1 TS20l鏈路口簡介15</p><p>　　3.2 FPGA與TS20l 硬件連接及可行性分析18</p><p>

11、　　3.3 基于FPGA 高速鏈路口仿真設(shè)計(jì)19</p><p>　　3.4高速鏈路口 實(shí)際硬件調(diào)試25</p><p>　　4 B3G TDD系統(tǒng)中RocketIO 接口 資源需求分析與設(shè)計(jì)28</p><p>　　5 B3G TDD系統(tǒng)MAC層高速串口 實(shí)現(xiàn)與仿真測試32</p><p>　　5.1 B3G TDD系統(tǒng)MAC處理接

12、口板 實(shí)現(xiàn)策略32</p><p>　　1.MAC高層協(xié)議處理模塊33</p><p>　　2.數(shù)據(jù)轉(zhuǎn)接模塊34</p><p>　　5.2 RocketIO接口 仿真與測試34</p><p>　　5.2.1 RocketIO 接口 仿真34</p><p>　　5.2.2 單板測試和板間測試37<

13、/p><p>　　5.3 本章小結(jié)40</p><p><b>　　結(jié) 論41</b></p><p>　　參 考 文 獻(xiàn)42</p><p>　　附錄A 附錄內(nèi)容名稱43</p><p><b>　　致 謝48</b></p><p&g

14、t;<b>　　引 言</b></p><p>　　在數(shù)字系統(tǒng)的互連設(shè)計(jì)，高速串行I/O技術(shù)替代傳統(tǒng)的并行I / O技術(shù)已成為發(fā)展趨勢。與傳統(tǒng)的并行I / O技術(shù)相比，串行方案提供了更長的距離，帶寬，更低的成本和更高的可擴(kuò)展性，克服了并行I/O設(shè)計(jì)缺陷。在實(shí)際設(shè)計(jì)中的應(yīng)用，利用現(xiàn)場可編程門陣列（FPGA）高速串行接口的實(shí)現(xiàn)是一種低成本的方法[1]。</p><p&g

15、t;　　Xilinx的FPGA芯片的最新一代的Virtex。的Virtex系列產(chǎn)品5版，是第五代產(chǎn)品，先進(jìn)的65納米三氧化過程中使用的新技術(shù)，expressfabrie ASMBL架構(gòu)。的Virtex。高速邏輯5 LXT，數(shù)字信號處理，嵌入式處理和串行鏈路的應(yīng)用優(yōu)化。與前代相比viaex FPGA，5在性能和密度有了很大的進(jìn)步：速度提高31%，容量增加64%，動(dòng)態(tài)功耗降低34.9%，靜態(tài)功耗保持相同的低水平，減少45%的占地面積。Vir

16、tex.5 LXT芯片是建造高達(dá)24的RocketIO收發(fā)器，支持從101Mbps的3.75gbps串行數(shù)據(jù)傳輸速率，支持流行的高速串行I/O接口標(biāo)準(zhǔn)。本文從時(shí)鐘，復(fù)位，功率控制，發(fā)送和接收邏輯和其他關(guān)鍵方面，討論了利用Virtex.5 LXT芯片RocketIO的設(shè)計(jì)和高速串行傳輸接口的實(shí)現(xiàn)。Xilinx ml505開發(fā)平臺實(shí)現(xiàn)高速串行數(shù)據(jù)傳輸系統(tǒng)基于RocketIO技術(shù)，針對1.24Gbps的高速串行傳輸特性。</p>

17、<p><b>　　1緒論</b></p><p>　　1.1高速串行技術(shù)背景的研究</p><p>　　現(xiàn)代社會信息爆炸式的增長，網(wǎng)絡(luò)的發(fā)展，多媒體等新技術(shù)，在數(shù)據(jù)和數(shù)據(jù)發(fā)送速率的要求，迅速增加的用戶。目前，數(shù)據(jù)通信帶寬的需求已經(jīng)超過了穆爾定律（穆爾定律：處理器帶寬每十八個(gè)個(gè)月翻了一倍，但性能卻每三年增加一倍）。通常，數(shù)據(jù)交換的瓶頸存在于系統(tǒng)互連的水平，

18、甚至在不同的系統(tǒng)之間以及與其他外部系統(tǒng)通信的速度進(jìn)行交流。該行業(yè)一直在努力生產(chǎn)更多的和更快速單片機(jī)來解決這個(gè)問題，但這種方法似乎遇到瓶頸，因?yàn)橛脩魶]有直接感受到CPU的性能比和很大的性能改進(jìn)。</p><p>　　這使得I／O接口到系統(tǒng)的性能進(jìn)一步提高的瓶頸，這是一個(gè)新的系統(tǒng)互連技術(shù)的CPU性能的迫切需要將轉(zhuǎn)換為系統(tǒng)的性能。在單端互連的早期影響的設(shè)計(jì)，容易受到干擾，噪聲，傳輸速度可以達(dá)到200 ~ 250mb/s

19、；一般來說，增加并行總線寬度可以提高數(shù)據(jù)吞吐量，但是汽車數(shù)量將增加PCB布線困難，和時(shí)鐘抖動(dòng)和偏移頻率帶來的設(shè)計(jì)挑戰(zhàn)的同時(shí)，進(jìn)一步提高人臉限制并行傳輸率，它是提供經(jīng)濟(jì)和可靠的信號同步的方法非常困難；而高速串行通信技術(shù)，以其廣泛的帶寬，抗干擾能力強(qiáng)、接口簡單等優(yōu)點(diǎn)，正迅速取代傳統(tǒng)的并行技術(shù)，成為行業(yè)內(nèi)的主流。</p><p>　　在這種背景下，本文針對更受歡迎，有很大發(fā)展?jié)摿Φ母咚俅薪涌陔娐返膬煞N——高速鏈路口和

20、Rocket I/O研究，并對其進(jìn)行仿真設(shè)計(jì)，該公司最新的實(shí)時(shí)執(zhí)行程序。Virtex.5在FPGA平臺。高速度鏈的設(shè)計(jì)是ADI公司的DSP TS20XS LVDS交叉技術(shù)）基于接口技術(shù)（鏈接口）進(jìn)行仿真設(shè)計(jì)；而Rocket I/O是CML的高速串行傳輸接口的基礎(chǔ)上，時(shí)鐘恢復(fù)，全雙工串行I / O的收發(fā)，從而實(shí)現(xiàn)高效的高速串行通信協(xié)議的設(shè)計(jì)。</p><p>　　1.2 HSST(High Speed Serial

21、 Technology)現(xiàn)狀發(fā)展概況</p><p>　　今天，還是并行總線用于大多數(shù)計(jì)算機(jī)，嵌入式處理設(shè)備和通信設(shè)備，最流行的總線包括PCI，VME及其擴(kuò)展。目前廣泛使用的幾種通信標(biāo)準(zhǔn)是基于并行總線標(biāo)準(zhǔn)。可以分為兩類：系統(tǒng)總線并行同步并行總線標(biāo)準(zhǔn)，包括PCI-X和Compact PCI；源同步并行總線標(biāo)準(zhǔn)，包括RapidIO，HyperTransport和其他類似的標(biāo)準(zhǔn)。但隨著芯片的性能提升，對帶寬的需求和更大

22、的，多通道并行總線結(jié)構(gòu)滿足系統(tǒng)設(shè)計(jì)有限公司。并行接口約束：問題的干擾，信號偏移，串?dāng)_和直流偏置的代碼，這些因素嚴(yán)重影響并行接口頻率的增加和增長傳輸距離。為了解決并行接口在數(shù)據(jù)傳輸時(shí)所面臨的限制問題，國內(nèi)外都將在高速串行接口電路更集中研發(fā)[2]。</p><p>　　1.2.1 LVDS相關(guān)介紹</p><p>　　LVDS（低電壓差分信號）是一個(gè)低擺幅差分信號技術(shù)，通過一對差分電路板線傳輸

23、數(shù)據(jù)信號的振幅很小的使用，在兩個(gè)平行的差分信號線通過電流和電壓幅值的對比度，噪聲和耦合到兩條線，而這種噪聲抵消。為了實(shí)現(xiàn)高速，長距離傳輸，和低振幅和低驅(qū)動(dòng)電流輸出達(dá)到低噪聲、低功耗。</p><p>　　LVDS是在兩個(gè)標(biāo)準(zhǔn)的定義：一個(gè)是IEEE P1596.3，主要為SCI（可擴(kuò)展的一致性接口），定義了LVDS的電氣特性，還定義了分組交換在SCI協(xié)議的編碼時(shí)間；另一個(gè)是ANSI/EIA/EIA-644，定義了L

24、VDS主要電氣特性，以及655mbps和1.823gbps無損介質(zhì)理論極限速率的最大速率。在兩個(gè)標(biāo)準(zhǔn)的指定和物理媒體的獨(dú)立性，這意味著只要介質(zhì)在指定的噪聲容限和歪斜容忍范圍內(nèi)發(fā)送信號到接收機(jī)，該接口可以正常的工作[3]。</p><p>　　LVDS具有許多優(yōu)點(diǎn)：①終端配備更方便；②低功耗；③有可靠性功能fail.safe；④成本低；⑤能夠高速傳輸。廣泛應(yīng)用于計(jì)算機(jī)，通信設(shè)備，消費(fèi)類電子產(chǎn)品等。</p>

25、;<p>　　圖1.1簡易LVDS圖示</p><p>　　Fig 1.1 Simple LVDS Icon</p><p>　　圖1.1顯示了一個(gè)典型的LVDS接口，它是一個(gè)單一的模式，采用半雙工、多點(diǎn)配置也可以是必要的。每個(gè)連接點(diǎn)的差分對包括一個(gè)驅(qū)動(dòng)器，連接單元和接收器。驅(qū)動(dòng)器和接收器主要完成TTL和LVDS信號之間的轉(zhuǎn)換?；ミB單元包括一個(gè)電纜，PCB差由線對和一個(gè)匹配電

26、阻。LVDS驅(qū)動(dòng)器由一個(gè)驅(qū)動(dòng)差分對電流源（3.60mA電流），LVDS接收器具有非常高的輸入阻抗，因此驅(qū)動(dòng)器輸出的電流大部分都是通過120Ω匹配，并產(chǎn)生約在接收機(jī)的輸入端352mV電壓。司機(jī)轉(zhuǎn)彎時(shí)，它改變流經(jīng)電阻的電流方向，從而有效的邏輯“1”和“0”狀態(tài)。低擺幅驅(qū)動(dòng)信號來實(shí)現(xiàn)高速運(yùn)算和減少功率消耗，差分信號提供適當(dāng)?shù)脑肼暫凸拇蟠鬁p小電壓擺動(dòng)。功率大大降低多接口驅(qū)動(dòng)和接收一個(gè)單一的集成電路的集成允許。這提高了PCB板的效率，降低成本[

27、4]。</p><p>　　無論LVDS傳輸介質(zhì)的使用是PCB線路的電纜，必須采取措施防止媒體終端信號的反射，在同一時(shí)間，減少電磁干擾。LVDS需要相匹配的終端電阻介質(zhì)的使用（110 + 10Ω），循環(huán)的終止信號的電阻，應(yīng)盡量靠近接收器輸入的地方。</p><p>　　LVDS技術(shù)的應(yīng)用變得越來越普遍。在高速系統(tǒng)中，系統(tǒng)的背板互連電纜傳輸應(yīng)用中，驅(qū)動(dòng)器，接收器，收發(fā)器，串行/解串器和其他技

28、術(shù)的應(yīng)用也越來越廣泛。接口芯片供應(yīng)商也都在LVDS作為下一代基礎(chǔ)設(shè)施模塊互連移動(dòng)電話基站之間的基本結(jié)構(gòu)，支持，中央辦公室交換設(shè)備、網(wǎng)絡(luò)和計(jì)算機(jī)，工作站。</p><p>　　目前，國際上對LVDS及其相關(guān)產(chǎn)品 研究十分活躍，很多公司都已經(jīng)推出了多種LVDS產(chǎn)品，這些產(chǎn)品已廣泛 應(yīng)用在計(jì)算機(jī)和通訊領(lǐng)域里來解決高速數(shù)據(jù)傳輸瓶頸問題。</p><p>　　ADI公司（美國模擬元件公司），在開發(fā)的

29、DSP器件具有基于接口的數(shù)據(jù)傳輸功能的LVDS技術(shù)的特點(diǎn)，使DSP器件具有在同類產(chǎn)品中的競爭力。從SHARC系列TigerSHARC系列，從ADSP 2106x，從ADSP 2106X、ADSP-TS201到ADSP-TS10l，鏈路口繼續(xù)改善，從而提供了具有更高的數(shù)據(jù)傳輸速率的點(diǎn)對點(diǎn)的通信模式[5]。</p><p>　　1.2.2 CML概況</p><p>　　CML(Current

30、 Modc Logic)是ECL，LVDS低壓差分信號高速串行接口傳輸技術(shù)。該技術(shù)使用一個(gè)低電壓擺動(dòng)，驅(qū)動(dòng)模式傳輸差分信號和電流，具有高速度，低噪音的優(yōu)點(diǎn)，低功耗和低成本等優(yōu)點(diǎn)。CML的串行數(shù)據(jù)傳輸速率在1Gbps的10Gbps，并通過信道綁定技術(shù)，制造工藝的改進(jìn)方法，也能達(dá)到更高的速度。CML具有這些優(yōu)點(diǎn)，特別是超高的數(shù)據(jù)傳輸能力和應(yīng)用的需求大大增加，數(shù)據(jù)傳輸采用CML技術(shù)2.5Gbps的串行傳輸系統(tǒng)的速率[6]。</p>

31、<p>　　CML是一種高速點(diǎn)至點(diǎn)接口，它具有獨(dú)特的功能，它是接收機(jī)和發(fā)射機(jī)通常不需要任何外部電阻，終端電阻通常是發(fā)射機(jī)和接收機(jī)內(nèi)部實(shí)現(xiàn)。CML和接口電路的典型的傳輸方式是形式的差異。</p><p>　　CML有兩個(gè)主要的傳輸連接：直流耦合(DC)，交流耦合(AC)，如下圖所示。當(dāng)發(fā)射機(jī)和接收機(jī)使用相同的電源裝置，CML可用于直流耦合方式，不用任何附加裝置；當(dāng)接收裝置的兩端與不同的功率，一般應(yīng)考慮

32、交換耦合，耦合電容（注意，耦合電容是足夠大，以避免長期甚至0甚至1的情況下，接收端的差分電壓?。?lt;/p><p>　　圖1.2直流耦合(DC)</p><p>　　Fig1.2 DC coupling (DC)</p><p>　　圖1.3交流耦合(AC)</p><p>　　Fig 1.3 AC coupling (AC)</p&g

33、t;<p>　　因?yàn)镃ML高速數(shù)據(jù)傳輸能力，結(jié)構(gòu)簡單，所以在高速串行傳輸系統(tǒng)的收發(fā)信機(jī)，一般采用CML結(jié)構(gòu)。目前，對CML及其相關(guān)產(chǎn)品開發(fā)國際的研究非?；钴S，許多公司都推出了各種利用CML作為傳輸接口產(chǎn)品。IBM開發(fā)了高速（高速SERDES）的IP核心，采用CML接口，可以從11.1gbps 2.5Gbps傳輸率。美國國家半導(dǎo)體公司和Ti對CML的科技公司也進(jìn)行了深入的研究，根據(jù)不同的要求，開發(fā)了一系列CMLI/ O的芯片

34、。如NSC發(fā)展ds25mb-200tsq，ds40mb-200sq接口芯片，ds42mb-200tsq數(shù)據(jù)傳輸速率達(dá)到了2.51Gbps，4.1Gbps，4.23Gbps，隨著EQ50F100LR傳輸速率最高可以達(dá)到6.22gbps。TI公司ONE-T4201LD激光驅(qū)動(dòng)器可以提供的數(shù)據(jù)傳輸速率為0.15gbp-4.5gbps[7]。</p><p>　　在Xilinx一直關(guān)注的高速串行通信，不僅推出滿足行業(yè)需求

35、的高速串行內(nèi)核邏輯器件，而且還積極參與高速串行I/O各種開放標(biāo)準(zhǔn)。Xilinx公司以來的Viretx-2 PRO系列開始，現(xiàn)在最先進(jìn)的Viretx.5系列FPGA發(fā)展，通過嵌入式Rocket的I／O高速串行I／O模塊，已成功地使FPGA邏輯器件的變化從并行I／O I／O高速串行。Xilinx Rocket I／O的CML，五個(gè)可編程的輸出擺幅的CML輸出電壓V在800mv-1600mv的范圍[8]。</p><p&g

36、t;　　2 Virtex-5 FPGA設(shè)計(jì)原理和參數(shù)</p><p>　　2.1 Virtex-5介紹</p><p>　　作為一個(gè)Xilinx FPGA的領(lǐng)先制造商，提供了極為豐富的FPGA產(chǎn)品系列，主要包括Virtex系列和Spartan系列。所有的產(chǎn)品都有自己的特點(diǎn)和優(yōu)勢，但總的來說，是一個(gè)高性能的FPGA的Virtex系列，Spanan系列屬于低成本。</p><

37、;p>　　Xilinx Virtex-5是世界上第一個(gè)65nm FPGA產(chǎn)品，基于創(chuàng)新的ExpressFabric架構(gòu)。FPGA包含多達(dá)20萬個(gè)邏輯單元，工作頻率可達(dá)560MHz，能耗降低35.3%，比以前的產(chǎn)品，在性能提高30%，45%體積減小，1.02V三柵氧化過程中使用，可靠性高，產(chǎn)品的設(shè)計(jì)更加靈活。</p><p>　　提供了4種Virtex-5系列的FPGA，LX，LXT的新平臺，使用新的560M

38、Hz時(shí)鐘技術(shù)的各個(gè)平臺，1.26Gbit/s的LVDS I/O和IP塊的性能優(yōu)化。其中，對于LX平臺的高性能通用邏輯設(shè)計(jì)；與PCIExpress端點(diǎn)塊LXT平臺FPGA，以太網(wǎng)MAC塊和RocketIO GTP收發(fā)器接口模塊，適用于高速接口的場合；高性能的信號處理的SXT平臺；嵌入式處理器FXT平臺，嵌入式中的應(yīng)用Virtex-5系列FPGA 核心技[9]。</p><p>　　一、ChipSync介紹：<

39、/p><p>　　為了保證高速新一代設(shè)備之間數(shù)據(jù)的可靠傳輸，硬件設(shè)計(jì)人員使用同步設(shè)計(jì)技術(shù)的源泉，使數(shù)據(jù)傳輸組件產(chǎn)生時(shí)鐘信號，并發(fā)送數(shù)據(jù)，這可以通過使用傳輸數(shù)據(jù)時(shí)鐘避免由于鐘鹽池和不同問題的數(shù)據(jù)。Virtex-5嵌入式SERDES硬件和可變延遲線（即idelay單元ilogic），片同步技術(shù)是這些資源來實(shí)現(xiàn)源同步接口的使用[10]。</p><p>　　Cllipsync技術(shù)通過使用嵌入式的SE

40、RDES，對總線接口的串行和并行的解決方案，可使千兆速率的高速串行IO和相對較低的頻率的FPGA協(xié)同工作，串行IO傳輸可以在最高的速度進(jìn)行，從而提高了系統(tǒng)性能，對普通邏輯的巨大的資源，在困難面前高速串行接口設(shè)計(jì)中使用的去除。</p><p>　　通過一個(gè)可變延遲線的使用cmpsync技術(shù)，消除了建立時(shí)間和保持時(shí)間的問題。因?yàn)閿?shù)據(jù)和時(shí)鐘信號之間的偏移利用idelay元以彌補(bǔ)PCB布線，使設(shè)計(jì)者可以調(diào)整每個(gè)數(shù)據(jù)和時(shí)鐘

41、路徑延遲（75ps步進(jìn)），數(shù)據(jù)采集的實(shí)現(xiàn)。</p><p>　　二、XCITE AI/O終端技術(shù)（Active I/O terminal Tec）</p><p>　　提供一個(gè)控制終端阻抗匹配在FPGA（DCI），這種技術(shù)是XCITE活躍的I / O終端技術(shù)。高速PCB板設(shè)計(jì)，I/O終端實(shí)現(xiàn)阻抗匹配，以保持信號的完整性。傳統(tǒng)的方法是在PCB端點(diǎn)匹配電阻線，但大規(guī)模的FPGA使用數(shù)以百計(jì)的I

42、 / O和先進(jìn)的包裝技術(shù)，外部終端電阻幾乎是不可能的。為了解決這個(gè)問題，所有的Virtex-5 I/O結(jié)構(gòu)由第三代Xilinx的阻抗控制技術(shù)（XCITE）對活性的I / O終端，實(shí)現(xiàn)阻抗匹配。同時(shí)，積極的I / O終端電路還可以動(dòng)態(tài)地消除由于工藝，電壓和驅(qū)動(dòng)強(qiáng)度變化引起的溫度變化，提高設(shè)計(jì)的可靠性[11]。</p><p>　　三、Xesium計(jì)數(shù)器</p><p>　　Virtex-5具

43、有時(shí)鐘資源豐富，包括32個(gè)時(shí)鐘輸入，32全局時(shí)鐘網(wǎng)絡(luò)，16 ~ 48本地時(shí)鐘網(wǎng)絡(luò)和8 ~ 24時(shí)鐘帶。Xesium時(shí)鐘技術(shù)通過減少時(shí)鐘抖動(dòng)，斜周期畸變和責(zé)任，它提供了許多的時(shí)鐘管理的特點(diǎn)，包括高達(dá)20的DCM，8相匹配的時(shí)鐘分頻器（PMCD）和32個(gè)全局時(shí)鐘緩沖。Xesium時(shí)鐘技術(shù)消除象限和緩沖區(qū)的限制，使布局更加方便，時(shí)鐘頻率可達(dá)550MHz。</p><p>　　四、RocketIO發(fā)送與接收器</p

44、><p>　　Virtex-5 LXT FPGA RocketIO GTP 8 ~ 24收發(fā)器，包括SONET OC-12，光纖通道支持，千兆以太網(wǎng)，PCI Express和極光10種高速串行IO。嵌入式RocketIO GTP的硬件模塊的使用，可大大簡化背板，線，開關(guān)的設(shè)計(jì)系統(tǒng)，服務(wù)器和存儲系統(tǒng)，工程師可以在很短的時(shí)間內(nèi)建立的芯片和電路板之間的高速連接，以提供電子系統(tǒng)所需的數(shù)據(jù)帶寬的一種新的時(shí)代[12]。</

45、p><p>　　RocketIO技術(shù)包括一下幾點(diǎn)：</p><p>　　● 千兆位收發(fā)器技術(shù)的可使用第三代技術(shù)； </p><p>　　● 提供了100Mbit/s到3.2gbit / s的工作范圍廣，支持多速率的應(yīng)用； </p><p>　　● 符合最廣泛的芯片，背板和光學(xué)裝置的標(biāo)準(zhǔn)和協(xié)議；</p><p>　　●

46、 收發(fā)器達(dá)24個(gè)；</p><p>　　● 先進(jìn)的TX / RX均衡技術(shù)。</p><p>　　● 完整的串行I / O的解決方案。</p><p>　　五、DSP48E模塊</p><p>　　Virtex-5 FPGA的DSP的性能優(yōu)良，DSP48E塊可以在500MHz的頻率工作，和一個(gè)更大的FPGA（XC5VLX330T）最多可以有

47、192 DSP48E塊，一般的數(shù)字信號處理能力的105gmacs能達(dá)到驚人，讓設(shè)計(jì)者可以很方便地處理各種設(shè)計(jì)挑戰(zhàn)，數(shù)字信號處理，如中間頻率和基帶下變頻信道數(shù)目龐大，3G擴(kuò)頻系統(tǒng)的碼片速率處理128倍和高分辨率的H.264、MPEG-4編解碼算法。</p><p>　　該DSP48E塊是一個(gè)多功能的，粗糙的DSP，使設(shè)計(jì)者可以有效地提高基于FPGA的DSP系統(tǒng)強(qiáng)大的功能。支持超過40種動(dòng)態(tài)控制運(yùn)行方式的DSP48E

48、塊，包括乘法器，MAC，MAC / 3輸入加法器，減法器，桶形移位器，多總線多路復(fù)用器，各種計(jì)數(shù)器、比較器。DSP48E塊支持加法鏈結(jié)構(gòu)，可以有效地進(jìn)行高性能濾波器和復(fù)雜的算術(shù)運(yùn)算。</p><p>　　六、嵌入式以太網(wǎng)媒體訪問控制器（MAC）模塊</p><p>　　Virtex-5 LXT FPGA包括一個(gè)內(nèi)置的以太網(wǎng)連接，具有多達(dá)4個(gè)以太網(wǎng)媒體訪問控制器（MAC）模塊。</p&

49、gt;<p>　　MAC模塊 性能簡介如下：</p><p>　　符合V3.E 802標(biāo)準(zhǔn)</p><p>　　三態(tài)EMAC-10／101Mbit/s模式，1001Mbit／s模式，10／101／l001Mbit/s模式</p><p>　　可編程的物理層接口（MⅡ、RGM、GMIIⅡ、SGMⅡ）</p><p>　　可以實(shí)現(xiàn)無

50、縫連接的RocketIO收發(fā)器</p><p>　　每次最多可以存儲1800個(gè)邏輯單元</p><p>　　適用于網(wǎng)絡(luò)管理或FPGA遠(yuǎn)程監(jiān)測</p><p>　　可以提供完整的RocketIO收發(fā)器</p><p>　　2.2 FPGA 設(shè)計(jì)方法</p><p>　　一般來說，完整的FPGA設(shè)計(jì)流程包括RTL設(shè)計(jì)輸入，

51、功能仿真，優(yōu)化，布局，時(shí)序分析，時(shí)序仿真，并下載調(diào)試測試這幾個(gè)階段，如圖2.1所示[ 13 ]。</p><p>　　圖2.1 FPGA設(shè)計(jì)流程圖</p><p>　　Fig 2.1 FPGA design flow chart</p><p>　　熟悉FPGA的設(shè)計(jì)流程，在設(shè)計(jì)過程中的靈活應(yīng)用，可以加快工程進(jìn)度，提高發(fā)展質(zhì)量。</p><p&g

52、t;　　2.3 Xilinx FPGA 相關(guān)軟件介紹</p><p>　　使用ISE Xilinx FPGA的，是必不可少的設(shè)計(jì)工具。ISE FPGA可以完成所有的開發(fā)過程，包括輸入，仿真，設(shè)計(jì)合成，布局，生成的點(diǎn)文件，配置和在線調(diào)試，非常強(qiáng)大。對于大多數(shù)的FPGA設(shè)計(jì)者，你可以使用ISE完成設(shè)計(jì)任務(wù)。</p><p>　　ISE是一個(gè)集成開發(fā)環(huán)境，結(jié)合實(shí)際的大量工具，包括HDL編輯器(H

53、DLEditor)，出口核能發(fā)電機(jī)（CORE Generator System），約束編輯器（Constraints Editor)，靜態(tài)時(shí)序分析工具（Static Timing Analyzer），布局規(guī)劃工具（FloorPlanner），F(xiàn)PGA編輯工具（FPGA Editor）和功耗分析工具（XPower），這些工具可以幫助設(shè)計(jì)師完成設(shè)計(jì)任務(wù)，或提高工作效率。</p><p>　　在FPGA設(shè)計(jì)中，除了使用

54、ISE軟件的大部分功能，也可用于第三方仿真工具——ModelSim和Xilinx公司提供在線邏輯分析儀的工具_(dá)cllipscope Pro。在這里，兩個(gè)軟件，并使用在ISE法相結(jié)合做了簡單的介紹。</p><p>　　2．3．1 Modelsim軟件</p><p>　　雖然ISE還提供了仿真工具M(jìn)odelSim自身的發(fā)展，但最常用的仿真工具的FPGA設(shè)計(jì)行業(yè)，在ModelSim仿真工具的

55、設(shè)計(jì)經(jīng)驗(yàn)，仿真速度會更快，而且還提供了功能更齊全。</p><p>　　Modelsim是一個(gè)獨(dú)立的ModelSim仿真工具，它不需要其他軟件輔助工作時(shí)間。在ISE軟件集成開發(fā)環(huán)境Modelsim仿真軟件的接口，通過從ISE集成環(huán)境接口直接啟動(dòng)Modelsim仿真工具。如果你想從ISE集成開發(fā)環(huán)境開始進(jìn)行直接的工具，需要注意以下內(nèi)容：</p><p>　　ISE創(chuàng)建的項(xiàng)目屬性，使用mode

56、lsiin作為仿真工具修改設(shè)置，并且需要正確設(shè)置進(jìn)行安裝路徑</p><p>　　加入ISE的源代碼和編譯</p><p>　　ISE測試夾具和測試臺波形工具的使用提供電流設(shè)計(jì)測試模板（Testbench），增加激勵(lì)的設(shè)計(jì)和測試模板</p><p>　　2.3.2 ChipScope Pro軟件介紹</p><p>　　ChipScope P

57、ro提供片上邏輯分析儀功能的FPGA調(diào)試，它類似于傳統(tǒng)邏輯分析儀的功能，具有這種優(yōu)勢，可以觀察到任何信號在FPGA，F(xiàn)PGA調(diào)試帶來極大的便利，觸發(fā)條件，數(shù)據(jù)的寬度和深度的設(shè)置也很方便，在實(shí)際工作中得到了廣泛的應(yīng)用。</p><p>　　Xilinx Chipscope Pro可用于FPGA調(diào)試的全系列產(chǎn)品，它僅使用軟件與JTAG電纜信號分析。ChipScope Pro的主要功能是通過JTAG端口，在線，實(shí)時(shí)讀出

58、信號的FPGA實(shí)現(xiàn)。的基本原則是ChipScope Pro FPGA和BLOCKRAM內(nèi)部邏輯的使用，根據(jù)用戶設(shè)定的觸發(fā)條件將信號保存BLOCKRAM，然后發(fā)送到計(jì)算機(jī)通過JTAG端口，并顯示在計(jì)算機(jī)屏幕上的時(shí)間波形。</p><p>　　ChipScope Pro使用方法如下：</p><p>　　一般來說，當(dāng)用戶需要實(shí)例化ChipScope Pro兩種核的設(shè)計(jì)：一是邏輯分析儀系統(tǒng)的集成

59、（ILA核心，集成控制器核分析儀的核心），提供觸發(fā)采集和跟蹤功能；二是核集成控制器（圖標(biāo)核心，集成控制器為核心，負(fù)責(zé)核心和ILA）邊界掃描端口通信，一個(gè)圖標(biāo)核心可以連接到1 ~ 15個(gè)核心。ChipScope Pro，ILA核心根據(jù)用戶設(shè)定的觸發(fā)條件捕獲數(shù)據(jù)，然后在圖標(biāo)核心控制，對計(jì)算機(jī)通過邊界掃描端口上傳，并給出用ChipScope Pro分析儀的信號波形。</p><p>　　ChipScope Pro包括三

60、種類型：ChipScope Pro Core Generator、ChipScope Pro Core Inserter和ChipScope Pro Analyzer。</p><p>　　ChipScope Pro兩種方法：</p><p>　　第一個(gè)是ChipScope Pro核心與發(fā)電機(jī)和ChipScope Pro分析儀的應(yīng)用。首先利用ChipScope Pro核心發(fā)生器來產(chǎn)生所需的

61、IP，輸出的HDL文件的結(jié)果，它描述了核心的定義和接口（沒有內(nèi)部的細(xì)節(jié)）；然后根據(jù)信息核實(shí)情況來設(shè)計(jì)自己的用戶，同時(shí)需要觀察的信號連接到IP端口，然后綜合，布局布線，下載等操作，F(xiàn)PGA的運(yùn)行可以觀察ChipScope Pro分析儀波形。</p><p>　　第二是ChipScope Pro核心的插件和ChipScope Pro分析儀的應(yīng)用。這種方法比較簡單，在全面的代碼設(shè)計(jì)，利用ChipScope Pro芯插件

62、直接進(jìn)入的IP核，然后綜合，布局，下載操作，術(shù)后觀察ChipScope Pro FPGA中的波形分析儀。</p><p>　　由于第二種方法是容易改變和掌握，所以后面部分的邏輯分析線的第二直接進(jìn)入IP核的方法。3 TS201鏈接口設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　3.1 TS20l鏈接口簡介</p><p>　　ADSP TS201和ADSP TSL101比較，最明顯

63、的環(huán)節(jié)的改善。的ADSP TS201鏈路組成一個(gè)單一的終端連接到LVDS差分連接模式，通過準(zhǔn)雙向口完全變?yōu)殡p向通信鏈路時(shí)鐘，也可以在連接口中實(shí)現(xiàn)時(shí)鐘速率，導(dǎo)致更高的速度比的ADSP TSL101鏈接，更高的數(shù)據(jù)吞吐量，高可靠性。的ADSP TS201有四個(gè)獨(dú)立的全雙工鏈路，提供了一種快速，為處理器的內(nèi)部或外部數(shù)據(jù)傳輸獨(dú)立的通信機(jī)制，它在系統(tǒng)之間通信的方法提供了一種陣列的點(diǎn)，也可以互相使用相同的I / O設(shè)備通信協(xié)議。</p>

64、<p>　　在本文中，本章的內(nèi)容，這是通過在Xilinx的FPGA仿真鏈路協(xié)議，從而實(shí)現(xiàn)ADSP ts20l和Virtex-5 XC5VLX50T之間的高速數(shù)據(jù)傳輸，在仿真設(shè)計(jì)，必須首先對TS201的鏈接結(jié)構(gòu)的內(nèi)容，通信協(xié)議有一個(gè)清晰的了解，從而做出正確的在FPGA的仿真設(shè)計(jì)。</p><p>　　3.1.1 ADSPTS201鏈路口結(jié)構(gòu)</p><p>　　每個(gè)鏈接ts20

65、l有兩個(gè)獨(dú)立的通道可以同時(shí)運(yùn)行，發(fā)射通道和接收通道，它是全雙工模式。如圖3.1所示，TS201的鏈接結(jié)構(gòu)，每個(gè)環(huán)節(jié)包括一個(gè)發(fā)射器和接收器兩部分。兩個(gè)緩沖區(qū)的傳輸信道，和接收緩沖區(qū)三，渠道包括lbuftxx，lbufrxx和RX臨時(shí)緩沖區(qū)是128位的高速緩存，和移位寄存器是不能通過軟件。</p><p>　　圖3.1 TS201鏈路口結(jié)構(gòu)</p><p>　　Fig 3.1 TS201 li

66、nk structure</p><p>　　在實(shí)際傳輸TS201的鏈接結(jié)構(gòu)，接收過程：ADSP TS201的鏈路發(fā)送緩沖寄存器寫入完成數(shù)據(jù)傳輸，從接收緩沖寄存器讀取數(shù)據(jù)，完成數(shù)據(jù)的接收。只要發(fā)送移位寄存器是空的，都寫的發(fā)送緩沖區(qū)的數(shù)據(jù)將被復(fù)制到發(fā)送移位寄存器，然后發(fā)送。只有當(dāng)接收移位寄存器為空，或接收緩沖區(qū)有足夠的空間來接收從移位寄存器接收全4話接收數(shù)據(jù)時(shí)，接收只允許輸入的數(shù)據(jù)。</p><

67、p>　　連鎖經(jīng)營是最理想的交叉口控制直接從接收緩沖區(qū)的數(shù)據(jù)移動(dòng)。如果接收緩沖區(qū)已滿，然后將數(shù)據(jù)復(fù)制到一個(gè)臨時(shí)的接收緩沖區(qū)，等待接收緩沖區(qū)為空，那么數(shù)據(jù)到接收從臨時(shí)接收緩沖區(qū)。接收器通過lxacko信號來控制數(shù)據(jù)流，當(dāng)lxacko高，該接收機(jī)可以接收數(shù)據(jù)，如果lxacko低，只有最多四個(gè)字符為2組（256位的數(shù)據(jù)）。</p><p>　　鏈路口部分 引腳定義如下表所示：</p><p>

68、;　　表3.1 (a)鏈路口發(fā)送通道</p><p>　　Tab 3.1(a) Linkport transmission channel pinout</p><p>　　表3．1(b)鏈路口接收通道</p><p>　　Tab 3.1 (b) Link receiving channel pinout</p><p>　　3.1.2 AD

69、SP TS201鏈路口通信協(xié)議</p><p>　　鏈路端口通信，無論是傳輸或接收，可以是1或4位的數(shù)據(jù)總線，控制3控制信號。1鏈路口用針lxdatiop / N和lxdato0p / N為數(shù)據(jù)傳輸。</p><p>　　每個(gè)鏈路口有2個(gè)獨(dú)立 通道可以同時(shí)通信，發(fā)送通道發(fā)出數(shù)據(jù)到外設(shè)，接收通道從外設(shè)讀入數(shù)據(jù)。如圖3.2所示。</p><p>　　圖3.2通信協(xié)議時(shí)序

70、圖</p><p>　　Fig.3.2 Link-port communication protocol sequence diagram</p><p>　　鏈路端口通信協(xié)議如下：</p><p>　　第一數(shù)據(jù)（1或4）總是鏈路時(shí)鐘（lxclkoutp）上升到發(fā)送；</p><p>　　最終數(shù)據(jù)（1或4）總是鏈路時(shí)鐘（lxclkoutp）下

71、降沿傳輸；</p><p>　　停止lxclkoutp較低時(shí)；</p><p>　　至少每4字的傳輸（128位）。如果你使用4位的模式傳輸鏈路口需要16個(gè)時(shí)鐘周期，如果我需要64個(gè)時(shí)鐘周期模式傳輸鏈路口。以上介紹是這個(gè)最基本通信協(xié)議，如果加上LxACKI和LxBCMPO控制信號，則在上述協(xié)議基礎(chǔ)上加上一些控制。</p><p>　　當(dāng)lxacki檢測到高水平，意味著

72、接收緩沖區(qū)是空的，傳輸信道初始化。第一數(shù)據(jù)的第一個(gè)上升沿有效lxclkoutp，最后的數(shù)據(jù)在時(shí)鐘的下降沿之前發(fā)送鏈接。</p><p>　　當(dāng)可變傳輸數(shù)據(jù)長度，發(fā)送者lxbcmpo信號接收數(shù)據(jù)塊傳輸已經(jīng)完成。當(dāng)接收鏈路標(biāo)識信息，通知DMA通道的數(shù)據(jù)塊傳輸完成。然后，DMA通道無論計(jì)數(shù)器是不是已經(jīng)完成，和數(shù)據(jù)塊傳輸操作的實(shí)現(xiàn)。在下游的第一lxclkoutp傳播的最后一個(gè)4字lxbcmpo信號增加，指示塊傳輸完成。在

73、相同的4個(gè)詞的lxclkoutp復(fù)位高下降沿結(jié)束。但在協(xié)議是lxbcmpo信號使用，發(fā)送控制寄存器的LTC板在tbcmpe位控制。</p><p>　　3.2 FPGA與TS20l 硬件連接及可行性分析</p><p>　　在TS201鏈路口設(shè)計(jì)的FPGA仿真，需要連接到電路板，DSP鏈路口部分和FPGA，并在后期的調(diào)試。把下面的連接圖及注意事項(xiàng)進(jìn)行了：</p><p&

74、gt;　　圖3.3 FPGA與DSP連接關(guān)系</p><p>　　Fig 3.3 FPGA and DSP hardware connection</p><p>　　ADSP TS201鏈?zhǔn)菚r(shí)鐘的LVDS高速數(shù)據(jù)端口交叉鎖，LVDS是單端傳輸速度越高的比例，傳輸距離遠(yuǎn)差分信號標(biāo)準(zhǔn)。在接收機(jī)技術(shù)要求增加在FPGA端100終端電阻，作為調(diào)用差分LVDS模塊的結(jié)果，自動(dòng)與100歐姆匹配，所以

75、不要在電路圖中加上一個(gè)額外的終端電阻的需要。在印刷電路板的連接要注意匹配的問題，以確保所有的數(shù)據(jù)和時(shí)鐘線具有相同的延遲。單端信號（lxacki，lxacko，lxbcmpi和lxbcmpo）線不嚴(yán)格要求的PCB，但延遲時(shí)間應(yīng)密切與差分信號。</p><p>　　從時(shí)鐘以下，水平和FPGA仿真設(shè)計(jì)的可行性。</p><p>　　時(shí)鐘實(shí)現(xiàn)了PGA為發(fā)送端，不需要特殊的時(shí)鐘頻率的限制，只需要限制

76、，這是不超過TS201內(nèi)核的最快速度。FPGA作為接收端，只需要用DSP環(huán)節(jié)配合發(fā)送時(shí)鐘速度。接口傳輸電路ts20l可以提供DSP核心時(shí)鐘L 1.5，2，或4的頻率。在NEX 5 FPGA，xesium時(shí)鐘技術(shù)可以提供多種時(shí)鐘管理技術(shù)，通過調(diào)用時(shí)鐘管理模塊可以在接收端接收DSP鏈路口的傳輸頻率的時(shí)鐘。</p><p>　　差動(dòng)級實(shí)現(xiàn)———Xilinx FPGA通過調(diào)用ibufds，ibufgds，obufds和o

77、bufgds實(shí)現(xiàn)LVDS電平標(biāo)準(zhǔn)。Virtex-5 I / O與電氣設(shè)計(jì)規(guī)范根據(jù)EIA/TIA LVDS，以便于系統(tǒng)和電路板設(shè)計(jì)，可建立基于LVI DSP和FPGA之間的通信標(biāo)準(zhǔn)差s_25水平）。和Virtex-5差分單端模塊，自動(dòng)與100歐姆的終端電阻，從而減少了外接電阻。</p><p>　　接口數(shù)據(jù)通信使用DDR數(shù)據(jù)速率（雙倍數(shù)據(jù)速率）的傳輸模式，雙數(shù)據(jù)率，在鏈路時(shí)鐘的上升沿和下降沿?cái)?shù)據(jù)鎖存器和驅(qū)動(dòng)。因?yàn)閂

78、irtex-5 FPGA邏輯和時(shí)間資源豐富，同時(shí)發(fā)送模塊和接收模塊，可以方便的實(shí)現(xiàn)雙數(shù)據(jù)速率，滿足接口數(shù)據(jù)格式，具體見下一節(jié)。</p><p>　　3.3 FPGA仿真設(shè)計(jì)</p><p>　　利用FPGA和ADSP ts20l連接，連接的數(shù)據(jù)通信，是ADSP TS201的典型應(yīng)用。鏈路端口通信有其自己的通信協(xié)議，F(xiàn)PGA電路只需要進(jìn)行與連接端口通信協(xié)議，按照設(shè)計(jì)，可以實(shí)現(xiàn)與FPGA通信鏈

79、路端口。因?yàn)橛辛霜?dú)立的ADSP TS201的鏈路發(fā)送和接收通道，因此相應(yīng)的FPGA也需要采用不同的接收電路和發(fā)射電路。在本文中，接口數(shù)據(jù)傳輸使用4位模式。</p><p>　　3.3.1 FPGA發(fā)送設(shè)計(jì)</p><p><b>　　一、發(fā)送結(jié)構(gòu)設(shè)計(jì)</b></p><p>　　接口傳輸模塊邏輯電路主要由兩部分組成：發(fā)送模塊和發(fā)送緩沖器模塊。發(fā)

80、送模塊主要是用ADSP TS201 LINK口接收通道連接和時(shí)鐘，數(shù)據(jù)打包。緩沖器模塊配合發(fā)送模塊的緩沖數(shù)據(jù)，與其他模塊與FPGA的連接和數(shù)據(jù)傳輸功能的實(shí)現(xiàn)。電路結(jié)構(gòu)如下圖所示：</p><p>　　圖3.4發(fā)送設(shè)計(jì)框圖</p><p>　　Fig 3.4 Send the chain intersection design diagram</p><p>　　鏈路

81、傳輸模塊主要實(shí)現(xiàn)DDR數(shù)據(jù)，DDR與時(shí)鐘合成和可選的錯(cuò)誤檢測和控制功能[14]。</p><p>　　DDR數(shù)據(jù)。鏈路口的8位并行數(shù)據(jù)Data[7：O]傳輸數(shù)據(jù)，被送往4 DDR模塊的數(shù)據(jù)輸入，在時(shí)鐘傳輸0比特3 ~上升沿，沿傳輸4比特~下降7，即每一個(gè)時(shí)鐘周期內(nèi)完成一個(gè)字節(jié)的數(shù)據(jù)傳輸。</p><p>　　時(shí)鐘生成。發(fā)送時(shí)鐘90度相位時(shí)鐘txclk90 DDR模塊的時(shí)鐘輸入，發(fā)送時(shí)鐘使c

82、lockoe作為數(shù)據(jù)輸入，產(chǎn)生穩(wěn)定的不連續(xù)的時(shí)鐘，以滿足對時(shí)鐘和時(shí)鐘數(shù)據(jù)鏈路協(xié)議的時(shí)序關(guān)系需求。</p><p>　　錯(cuò)誤檢查。使能信號tvere，選擇錯(cuò)誤檢查模塊的使用。在16個(gè)連續(xù)的時(shí)鐘周期（128位）的8位并行數(shù)據(jù)被傳送的積累，和用于校驗(yàn)和字節(jié)的低8位的積累，在第十七個(gè)時(shí)鐘周期發(fā)送校驗(yàn)和清晰的積累，在第十八時(shí)鐘發(fā)送空字節(jié)。16字節(jié)傳送的數(shù)據(jù)是唯一的txdata，校驗(yàn)字節(jié)的CSUM，空字節(jié)共同構(gòu)成的接口發(fā)送數(shù)

83、據(jù)。</p><p>　　接口傳輸緩沖模塊由兩部分組成：發(fā)送緩沖區(qū)和傳輸控制單元。</p><p>　　發(fā)送緩沖區(qū)主要完成模擬鏈路口與FPGA內(nèi)部的數(shù)據(jù)寬度和速率匹配。通過調(diào)用異步FIFO來實(shí)現(xiàn)這一功能，不對稱。</p><p>　　傳輸控制單元主要是用來控制傳送緩沖器FIFO的讀寫控制，基于lxacki傳輸鏈路口的工作狀態(tài)，并按照先進(jìn)先出的，相應(yīng)的lxbcmpo。

84、由于TS201鏈路協(xié)議的規(guī)定，為128位的數(shù)據(jù)傳輸單元。所以每次發(fā)送前檢查的緩沖區(qū)和lxacki狀態(tài)，如果沒有128位的數(shù)據(jù)需要發(fā)送或lxacki為低的緩沖液，該鏈路口停止工作，時(shí)鐘信號為低；否則，鏈路口開始發(fā)送數(shù)據(jù)的128。</p><p><b>　　二、發(fā)送技術(shù)實(shí)現(xiàn)</b></p><p>　　發(fā)送模塊設(shè)計(jì)是控制時(shí)鐘和數(shù)據(jù)的關(guān)鍵，并確保它們之間的相位關(guān)系，即兩個(gè)

85、DDR模塊生成和相互相匹配。要實(shí)現(xiàn)這一功能是使用了FPGA的關(guān)鍵內(nèi)設(shè)有180度的獨(dú)立雙數(shù)據(jù)速率時(shí)鐘D觸發(fā)器一二相位差（fddrrse）。該fddrrse模塊具有復(fù)位輸入R的一組輸入的時(shí)鐘使能輸入，CE，兩組數(shù)據(jù)和D0和C0和C1的時(shí)鐘，D1，和一個(gè)數(shù)據(jù)輸出是否發(fā)送數(shù)據(jù)，發(fā)送時(shí)鐘和txclknot高數(shù)據(jù)，和數(shù)據(jù)的低；隨著時(shí)鐘，該txclk90not和clockoe，txclk90為低[15]。</p><p>　　

86、時(shí)鐘使用鏈路傳輸模塊，發(fā)送時(shí)鐘，txclknot，txclk90和txclk90not是DCM模塊提供了。為66米板輸入時(shí)鐘，通過全局時(shí)鐘引腳接入DCM后，鏈接發(fā)送時(shí)鐘的需要和時(shí)鐘相位變換，從而保證傳輸數(shù)據(jù)和時(shí)鐘的穩(wěn)定性的方法。</p><p>　　發(fā)送緩沖區(qū)只需要調(diào)用X和慷慨，出口核產(chǎn)生所需的FIFO。但應(yīng)注意到傳輸鏈路和FPGA內(nèi)部邏輯之間的連接問題，例如內(nèi)部的數(shù)據(jù)寬度，和內(nèi)部時(shí)鐘頻率的使用。</p&g

87、t;<p>　　傳輸控制單元，控制邏輯是由Verilog總是模塊實(shí)現(xiàn)，在總的模塊，通過各種各樣的狀態(tài)變換實(shí)現(xiàn)FIFO讀寫使能和各種控制信號的變化。</p><p><b>　　三、仿真測試</b></p><p>　　在XC5VLX50T函數(shù)模擬傳動(dòng)鏈路口，輸出的8位并行數(shù)據(jù)data_for_tx通過DDR模塊發(fā)送緩沖區(qū)，通過轉(zhuǎn)換，0bufds，輸出所需

88、的差分?jǐn)?shù)據(jù)和差分時(shí)鐘。從功能仿真圖，可以看到發(fā)送鏈接完成的功能是正確的。</p><p>　　圖3.5發(fā)送鏈路口功能仿真圖</p><p>　　Fig 3.5 Send link functional simulation</p><p>　　下圖顯示的布局，圖形仿真接口定時(shí)發(fā)送，從圖中可以看到，布局布線，時(shí)鐘和數(shù)據(jù)通信稍移，但不影響功能的實(shí)現(xiàn)。</p>

89、<p>　　圖3.6發(fā)送鏈路口布局布線后時(shí)序仿真</p><p>　　Fig 3.6 Simulation timing transmission chain intersection after the wiring layout</p><p>　　3.3.2 FPGA接收設(shè)計(jì)</p><p>　　一、接收鏈路口的設(shè)計(jì)結(jié)構(gòu)</p>&

90、lt;p>　　鏈路接收模塊的邏輯電路主要由兩部分組成：接收模塊和接收緩沖模塊。接收模塊用于ADSP ts20l和鏈路傳輸通道接口，時(shí)鐘，數(shù)據(jù)包處理。接收緩沖區(qū)模塊用于將接收模塊的緩沖數(shù)據(jù)，與其他模塊與FPGA的連接和數(shù)據(jù)傳輸功能的實(shí)現(xiàn)。電路結(jié)構(gòu)如下圖所示的[16]：</p><p>　　圈3 7接收鏈路口設(shè)計(jì)框圖</p><p>　　Fig.3.7 Receive chain int

91、ersection design diagram</p><p>　　鏈路接收模塊主要用于實(shí)現(xiàn)DDR數(shù)據(jù)接收和可選的糾錯(cuò)控制等。</p><p>　　DDR數(shù)據(jù)。鏈路口的8位并行數(shù)據(jù)Data[7：O]傳輸數(shù)據(jù)，被送往4 DDR模塊的數(shù)據(jù)輸入，在時(shí)鐘傳輸0比特3 ~上升沿，沿傳輸4比特~下降7，即每一個(gè)時(shí)鐘周期內(nèi)完成一個(gè)字節(jié)的數(shù)據(jù)傳輸。</p><p>　　錯(cuò)誤檢查。

92、選擇錯(cuò)誤檢查模塊的使用，16個(gè)連續(xù)的時(shí)鐘周期的8位并行數(shù)據(jù)接收數(shù)據(jù)（RXDATA）輸出到接收緩沖區(qū)，并計(jì)算16個(gè)周期的數(shù)據(jù)添加本地校驗(yàn)。計(jì)算出的校驗(yàn)和比較收到的8位數(shù)據(jù)第十七次，如果比較結(jié)果相同，那么錯(cuò)誤標(biāo)志低電流128位的接收的數(shù)據(jù)是正確的；否則err_flag在高層次上，報(bào)告處理模塊。</p><p>　　接收緩沖區(qū)主要完成模擬鏈路口與FPGA內(nèi)部的數(shù)據(jù)寬度和速率匹配。通過調(diào)用異步FIFO來實(shí)現(xiàn)這一功能，不對

93、稱。</p><p>　　接收控制單元主要是用來控制傳送緩沖器FIFO的讀寫，并根據(jù)FIFO的現(xiàn)狀，給出了lxacko水平的變化。由于TS201鏈路協(xié)議的規(guī)定，ACK信號為低電平，接收鏈路仍能繼續(xù)接受256位數(shù)據(jù)。所以應(yīng)該接收緩沖區(qū)的實(shí)時(shí)檢測，如果緩沖區(qū)無法繼續(xù)接受256位的數(shù)據(jù)，然后lxacko信號變?yōu)榈碗娖?，表示接收緩沖區(qū)的“全”，DSP發(fā)送者不能繼續(xù)發(fā)送數(shù)據(jù)；否則，DSP信號保持高水平，使DSP發(fā)送端發(fā)送數(shù)

94、據(jù)。</p><p><b>　　二、接收鏈路技術(shù)</b></p><p>　　關(guān)鍵接收模塊的設(shè)計(jì)是基于接口接收協(xié)議數(shù)據(jù)傳輸，并根據(jù)不連續(xù)的鏈路口時(shí)鐘給接收緩沖區(qū)的讀寫控制標(biāo)志。要實(shí)現(xiàn)這一功能是對兩級數(shù)據(jù)接收緩沖區(qū)使用的關(guān)鍵組裝和保存。</p><p>　　鏈路協(xié)議發(fā)送數(shù)據(jù)的接口，時(shí)鐘的上升沿和下降沿4位數(shù)據(jù)同時(shí)傳輸，鏈傳動(dòng)是至少在這128位的

95、數(shù)據(jù)，所以在寬度數(shù)據(jù)緩沖模塊raml6x1d打8深度為16位1bit。然后統(tǒng)一的本地時(shí)鐘local_clk讀出的數(shù)據(jù)存儲。</p><p>　　第二接收緩沖區(qū)生成只需要調(diào)用IP核Xilinx，產(chǎn)生所需的FIFO。但要注意之間的接收與FPGA內(nèi)部邏輯鏈連接的連接問題，例如內(nèi)部的數(shù)據(jù)寬度，和內(nèi)部時(shí)鐘頻率的使用。按照先進(jìn)先出的旗幟標(biāo)志位，有效地給lxacko變化。</p><p>　　接收控制單

96、元的設(shè)計(jì)點(diǎn)，這是有效的數(shù)據(jù)讀寫控制。在這個(gè)模塊，主要是基于不連續(xù)的鏈路口時(shí)鐘沒有設(shè)計(jì)，以確定在有效的讀寫操作。</p><p>　　三、接收鏈路口仿真測試</p><p>　　XC5VLX50T模擬在接收鏈交叉功能。接收模塊通過ibufds輸入差分轉(zhuǎn)換數(shù)據(jù)和時(shí)鐘為單端數(shù)據(jù)和時(shí)鐘。通過兩級緩沖機(jī)制將接收接口協(xié)議數(shù)據(jù)拼接，造成8位并行數(shù)據(jù)RXDATA，和RXDATA和鏈接的價(jià)值直接接收數(shù)據(jù)是相

97、同的。從功能的模擬，我們可以看到接收鏈路口的功能是正確的。</p><p><b>　　圖3 8功能仿真圖</b></p><p>　　Fig 3.8 Receiving linkport simulation diagram</p><p>　　對于鏈在接收部分，實(shí)際測試需要調(diào)試和DSP相匹配，DSP鏈路來發(fā)送數(shù)據(jù)，F(xiàn)PGA模擬接收部分。在實(shí)

98、際的測試中，連接多發(fā)4e4e4e4e和e4e4e4e4數(shù)據(jù)，ChipScope軟件是用來捕獲的實(shí)際結(jié)果[18]。</p><p><b>　　圖3 9在線分析圖</b></p><p>　　Fig 3.9 Analysis diagram logic received online link </p><p><b>　　3.4實(shí)際硬

99、件調(diào)試</b></p><p>　　3.4.1高速鏈路端口硬件調(diào)試方案</p><p>　　實(shí)際的硬件設(shè)計(jì)方案，利用回路調(diào)試，即ts20l第一發(fā)送模塊發(fā)送的時(shí)鐘和數(shù)據(jù)，F(xiàn)PGA鏈接收數(shù)據(jù)，將發(fā)送緩沖區(qū)有著內(nèi)在的聯(lián)系，然后通過FPGA傳輸模塊傳送到外部的DSP，由DSP接收外部ts20l。然后發(fā)送數(shù)據(jù)和接收數(shù)據(jù)接收模塊，F(xiàn)PGA的啟動(dòng)環(huán)節(jié)，將存儲在接收緩沖器的數(shù)據(jù)；然后開始FPG

100、A路段和交叉口，高速鏈的FPGA設(shè)計(jì)。DSP通過DMA接口通信方式，通過發(fā)送緩沖區(qū)和DSP接收緩沖區(qū)的數(shù)據(jù)，因此實(shí)際的硬件測試。實(shí)際操作過程如下所示：</p><p>　　圖3.10鏈路口硬件調(diào)試說明圖</p><p>　　Fig 3.10 Link of hardware debugging illustration</p><p>　　3.4.2實(shí)際硬件調(diào)試中

101、注意事項(xiàng)</p><p>　　一、FPGA注意事項(xiàng)</p><p>　　在實(shí)際的硬件連接，除了相應(yīng)的引腳的FPGA部分連接的步行板對應(yīng)于DSP引腳的線，還要特別注意分配鏈交叉時(shí)鐘管腳。最好的時(shí)鐘信號分配到bank4 Bank3和全局時(shí)鐘引腳，所以做的時(shí)鐘線將通過全局時(shí)鐘網(wǎng)絡(luò)，獲得更好的穩(wěn)定性。</p><p>　　此外，在FPGA仿真接收鏈路功能，要求的接收時(shí)鐘和數(shù)

102、據(jù)的一部分，以確保接收鏈路時(shí)鐘能正確的樣本數(shù)據(jù)。</p><p>　　時(shí)序約束部分 程序如下：</p><p>　　‘NET “l(fā)x_clkin_p” TNM_NET = lx_clkin_p;</p><p>　　‘TIMESPEC TS_lx_clkin_p = PERIOD “l(fā)x-clkin_p” 115.5MHz HIGH 50%;</p>

103、<p>　　‘NET “l(fā)x_clkin_n” TNM_NET = lx_clkin_n;</p><p>　　‘TIMESPEC TS_lx_clkin_p = PERIOD “l(fā)x-clkin_n”TS_lx_clkin_p PHASE 4.329 ns HIGH 50%;</p><p>　　‘OFFSET = IN 2 ns valid 3.5 ns BEFORE “l(fā)x

104、_clkin_p”;</p><p><b>　　二、DSP注意事項(xiàng)</b></p><p>　　部分DSP鏈路口是自動(dòng)初始化后，啟動(dòng)電源復(fù)位，沒有額外的軟件控制。但當(dāng)DSP與FPGA的連接，并在某些情況下，系統(tǒng)可以完成自動(dòng)初始化函數(shù)，并且需要在DSP軟件初始化鏈接。</p><p>　　在接收部分DSP鏈，如果你想復(fù)位后正常使用，需要一個(gè)初始

105、化的握手信號一般。但在通用DSP與DSP直接互連系統(tǒng)，是完成初始化函數(shù)西李引腳，的結(jié)束初始化這個(gè)引腳釋放塊完成標(biāo)志后。當(dāng)DSP與FPGA和DSP接收，銷不再完整的初始化任務(wù)，因此系統(tǒng)必須通過軟件初始化。</p><p>　　軟件的初始化是通過改變接收控制寄存器lrctlx相應(yīng)的功能實(shí)現(xiàn)。在這里，它是功能介紹：</p><p>　　如果 REN=1，鏈路接收部分可以，但強(qiáng)制初始化鏈接是禁止的

106、。</p><p>　　如果 REN =0， RINIF=0，鏈路接收部分和連接力初始化是禁止的。</p><p>　　如果REN=0，RINIF=1，而RINIV =0，鏈路接收部分是被禁止的，和鏈路初始化被迫0。這個(gè)職位相當(dāng)于使用lxbcmpi初始化時(shí)間，lxbcmpi = 0。</p><p>　　如果REN=0，RINIF =l，而RINIV= l，鏈路接收

107、部分是被禁止的，和鏈路初始化被迫1。這個(gè)職位相當(dāng)于使用lxbcmpi初始化時(shí)間，lxbcmpi = L.</p><p>　　所以，實(shí)現(xiàn)軟件的初始化，處理器應(yīng)該達(dá)到以下操作：</p><p>　　l、首先寫REN=0，RINIF=1，RINIV=1，初始化鏈路接收部分</p><p>　　2、再寫REN=1，鏈路口接收使能</p><p>