基于cpld的頻率測量計畢業(yè)設計

1、<p><b>　　畢業(yè)設計（論文）</b></p><p>　　題目 基于CPLD的頻率測量計 </p><p>　　系 別 電氣工程系 </p><p>　　專 業(yè) 電氣自動化技術 </p><p>

2、;　　班 級 電自10-2班 </p><p>　　畢業(yè)設計（論文）任務書</p><p>　　注：本任務書要求一式兩份，一份打印稿交教研室，一份打印稿交學生，電子稿交系辦。</p><p><b>　　摘 要</b></p><p>　　本文提出了一種基于CPLD的數字頻率計的設計

3、方法。復雜可編程邏輯器件（CPLD）具有集成度高、運算速度快、開發(fā)周期短等特點，它的出現，改變了數字電路的設計方法，增強了設計的靈活性。該設計電路簡潔，軟件潛力得到充分挖掘，低頻段測量精度高，有效防止了干擾的侵入。從實驗結果上看，采用CPLD設計的電子電路，可以彌補傳統(tǒng)硬件電子電路設計中的不足。該頻率計利用等精度的設計方法，克服了基于傳統(tǒng)測頻原理的頻率計的測量精度隨被測信號頻率的下降而降低的缺點。等精度的測量方法不但具有較高的測量精度，

4、而且在整個頻率區(qū)域保持恒定的測試精度。該頻率計利用CPLD來實現頻率、周期、脈寬的測量計，完成整個測量電路的測試控制、數據處理和顯示輸出。并詳細論述了硬件電路的組成和軟件控制流程。其中硬件電路包括鍵控制模塊、顯示模塊、輸入信號整形模塊以及CPLD主控模塊。CPLD采用VHDL語言編寫，根據控制信號不同進行計數，并且輸出計數值到其接口中。本系統(tǒng)測量對象為方波、三角波、正弦波等等，測量范圍為1Hz-1MHz輸入信號經過放大整形后接入CPLD

5、電路。</p><p>　　關鍵詞：數字頻率計；CPLD；等精度</p><p><b>　　Abstract</b></p><p>　　This paper produces a CPLD-based digital frequency meter’s design method. complex programmable logic de

6、vice (CPLD) has the of characteristics of highly integrated, high computing speed, shorter development cycle and so on, the appearance of it changes the methods of digital circuit design, and enhances design flexibility.

7、 this paper produces a CPLD-based digital frequency meter’s design method. This design’s circuit is simple, software’s potential is fully tapped and low-frequency measurements h</p><p>　　Keywords: Equal Prec

8、ision; Frequency Meter; CPLD</p><p><b>　　目 錄</b></p><p><b>　　1 緒 論1</b></p><p>　　1.1 本設計的目的和意義1</p><p>　　1.2 頻率測量計國內外現狀及發(fā)展趨勢2</p>&

9、lt;p>　　1.3 本設計要求3</p><p>　　1.4 系統(tǒng)設計指標3</p><p><b>　　2 方案論證4</b></p><p>　　2.1頻率計結構框圖4</p><p>　　2.2測量方法論證4</p><p>　　2.3 顯示部分的方案提出及比較6<

10、;/p><p>　　2.4 鍵盤部分的方案提出及比較7</p><p>　　2.5 控制核心的方案提出及比較8</p><p>　　3 硬件電路設計12</p><p>　　3.1 頻率計的系統(tǒng)級總體結構框圖12</p><p>　　3.2 CPLD的芯片選擇14</p><p>　　3

11、.3 測量電路的設計17</p><p>　　3.3.1 頻率的測量18</p><p>　　3.3.2 脈沖寬度的測量19</p><p>　　3.4 鍵盤部分的設計20</p><p>　　3.5 顯示部分的設計20</p><p>　　3.6 電源部分的設計23</p><p>

12、;　　4軟件電路的設計24</p><p>　　4.1 主程序流程圖24</p><p>　　4.2 VHDL程序設計26</p><p><b>　　5結論29</b></p><p><b>　　致 謝30</b></p><p><b>　　參考

13、文獻31</b></p><p><b>　　1 緒 論</b></p><p>　　1.1 本設計的目的和意義</p><p>　　數字頻率計是直接用十進制數字來顯示被測信號頻率的一種測量裝置。它不僅可以測量正弦波、方波、三角波、尖脈沖信號和其他具有周期特性的信號的頻率，而且還可以測量它們的周期。經過改裝，可以測量脈沖寬度，

14、做成數字式脈寬測量儀；可以測量電容做成數字式電容測量儀；在電路中增加傳感器，還可以做成數字脈搏儀、計價器等。因此數字頻率計在測量物理量方面應用廣泛。隨著數字電路的飛速發(fā)展，數字頻率計的發(fā)展也很快。通常能對頻率和時間兩種以上的功能進行數字化測量的儀器，稱為數字式頻率計（通用計數器或數字式技術器）。 </p><p>　　在傳統(tǒng)的控制系統(tǒng)中，通常將單片機作為控制核心并輔以相應的元器件構成一個整體。但這種方法硬件連線復

15、雜、可靠性差，且在實際應用中往往需要外加擴展芯片，這無疑會增大控制系統(tǒng)的體積，還會增加引入干擾的可能性。對一些體積小的控制系統(tǒng)，要求以盡可能小的器件體積實現盡可能復雜的控制功能，直接應用單片機及其擴展芯片就難以達到所期望的效果。 </p><p>　　目前許多高精度的數字頻率計都采用單片機加上外部的高速計數器來實現。然而單片機的時鐘頻率不高導致測速比較慢，并且在這種設計中，由于PCB板的集成度不高，導致PCB板面

16、積大，信號走線長，因此難以提高計數器的工作頻率。此外，PCB板的集成度不高還會使得高頻信號容易受到外界的干擾，從而大大降低了測量精度。</p><p>　　復雜可編程邏輯器件（CPLD）具有集成度高、運算速度快、開發(fā)周期短等特點，基于CPLD的數字頻率計的設計電路簡潔，軟件潛力得到充分挖掘，低頻段測量精度高，有效防止了干擾的侵入。其獨到之處體現在用軟件取代了硬件。</p><p>　　基于

17、CPLD設計的頻率計，在傳統(tǒng)意義設計上實現了一些突破。</p><p>　　1、用單元電路或單片機技術設計的頻率計電路復雜、穩(wěn)定性差。采用CPLD就能夠克服這一點，它可以把具有控制功能的各個模塊程序下載在一塊芯片上。這一塊芯片就能代替原來的許許多多的單元電路或單片機的控制芯片和大量的外圍電路。大大的簡化了電路結構，提高了電路穩(wěn)定性。</p><p>　　2、以往的頻率計測量范圍都是有限的，

18、為測量不同頻率的信號都要專門的設計某一部分電路，這樣很麻煩。而基于CPLD設計的頻率計可以通過修改VHDL語言程序來達到改變測量范圍的目的。</p><p>　　頻率測量是電子測量的重要領域，在我們的生活中都需要直接或者間接通過測量頻率來獲取我們想要得到信息，比如我們日常生活中最平常的時鐘就是一個測量頻率的設備，通過測量頻率我們來計算時間的長短；在科研中經常使用的GPS設備也是通過測量頻率的方式來得到GPS點與G

19、PS衛(wèi)星的距離，從而來測算GPS的坐標。頻率的測量在我們的生活中無處不在，無時不刻都在接觸。以頻率計為基礎的相關商品，有微波頻率計，高精度通用計數器，計時計頻器，高性能頻率計時器，數字頻率計數器，通用計數器等等。在測試通訊、微波器件或產品時，常常需要測量頻率，通常這些都 是較復雜的信號，如含有復雜頻率成分、調制的或含有未知頻率分量的、頻率固定的或變化的、純凈的或疊加有干擾的等等。</p><p>　　1.2 頻率

20、測量計國內外現狀及發(fā)展趨勢</p><p>　　目前許多高精度的數字頻率計都采用單片機加上外部的高速計數器來實現。市場上的頻率計廠家可分為三類：中國大陸廠家，中國臺灣廠家，歐美國家，其中，歐美頻率計廠家所占有的市場份額最大。</p><p>　　歐美頻率計廠家主要有：Pendulum Instruments和Agilent科技。Pendulum Instruments公司是一家瑞典公司，總

21、部位于瑞典首都斯德哥爾摩。Pendulum公司源于Philips公司的時間、頻率部門，在時間頻率測量領域具有40多年的研發(fā)經歷。Pendulum Instruments公司常規(guī)頻率計型號主要有CNT-91、CNT-90、CNT-81、CNT-85。同時，Pendulum Instruments公司還推出銣鐘時基頻率計CNT-91R、CNT-85R。Agilent科技公司是一家美國公司，總部位于美國的加利福尼亞。Agilent科技公司成立

22、于1939年，在電子測量領域也有著70多年的研發(fā)生產經歷。Agilent科技公司的常規(guī)頻率計信號主要有：53181A、53131A、53132A。同時，Agilent科技公司還推出微波頻率計：53150A，53151A，53152A（頻率測量范圍最高可達46G）。 </p><p>　　隨著科學技術的發(fā)展，用戶對電子計數器也提出了新的要求。對于低檔產品要求使用操作方便，量程（足夠）寬，可靠性高，價格低。而對于中高

23、檔產品， 則要求有高分辨率，高精度，高穩(wěn)定度，高測量速率；除通常通用計數器所具有的功能外，還要有數據處理功能，統(tǒng)計分析功能，時域分析功能等等，或者包含電壓測量等其他功能。這些要求有的已經實現或者部分實現，但要真正完美的實現這些目標，對于生產廠家來說，還有許多工作要做，而不是表面看來似乎發(fā)展到頭了。在傳統(tǒng)的控制系統(tǒng)中，通常將單片機作為控制核心并輔以相應的元器件構成一個整體。但這種方法硬件連線復雜、可靠性差，且在實際應用中往往需要外加擴展芯

24、片，這無疑會增大控制系統(tǒng)的體積，還會增加引入干擾的可能性。對一些體積小的控制系統(tǒng)，要求以盡可能小的器件體積實現盡可能復雜的控制功能，直接應用單片機及其擴展芯片就難以達到所期望的效果。</p><p>　　然用CPLD就能夠克服這一點，它可以把具有控制功能的各個模塊程序下載在一塊芯片上。這一塊芯片就能代替原來的許許多多的單元電路或單片機的控制芯片和大量的外圍電路。大大的簡化了電路結構，提高了電路穩(wěn)定性。CPLD是一

25、種新興的高密度大規(guī)模可編程邏輯器件，它具有門陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件?？删幊唐骷淖畲筇攸c是可通過軟件編程對器件的結構和工作方式進行重構，能隨時進行設計調整而滿足產品升級。由于CPLD具有連續(xù)連接結構，易于預測延時，使電路仿真會更加準確，且編程方便，速度快，集成度高，價格低，從而系統(tǒng)研制周期大大縮短，產品性能價格比提高。復雜可編程邏輯器件（CPLD）具有集成度高、運算速度快、開發(fā)周期短等特

26、點，基于CPLD的數字頻率計的設計電路簡潔，軟件潛力得到充分挖掘，低頻段測量精度高，有效防止了干擾的侵入。其獨到之處體現在用軟件取代了硬件。</p><p><b>　　1.3 本設計要求</b></p><p>　　本設計要求完整地設計出基于CPLD的等精度頻率計，并成功調試。</p><p>　　1.4 系統(tǒng)設計指標 </p>

27、<p>　　基于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的改變而改變，在實用中有較大的局限性，而等精度頻率計不但具有較高的測量精度，而且在整個測頻區(qū)域內保持恒定的測試精度。本系統(tǒng)設計的基本指標如下：</p><p>　　1、 對于頻率測試功能，測頻范圍為1HZ-1MHZ。</p><p>　　2、 對于電壓測試功能，電壓范圍為0.5-5V。</p><

28、p>　　3、 對于測試誤差，要求≤0.1%</p><p><b>　　2 方案論證</b></p><p>　　2.1頻率計結構框圖</p><p>　　圖2-1頻率計結構框圖</p><p>　　如圖2-1所示，由一片CPLD完成各種測試功能及對整個測試系統(tǒng)進行控制，對標準頻率和被測信號進行計數。CPLD對整

29、個測試系統(tǒng)進行控制，包括對鍵盤信號的讀入與處理；對CPLD測量過程的控制、測量結果數據的處理；最后將測量結果送LED顯示輸出。被測信號整形電路主要對被測信號進行限幅、放大、再經施密特觸發(fā)器整形后送入CPLD。所有信號包括基準頻率信號、被測信號以及自校輸入信號均送入CPLD芯片中，經運算處理后，以十進制的形式送到8位數碼管顯示電路顯示。鍵盤控制命令通過一片74LS165并入串出移位寄存器讀入CPLD，實現開始功能、預置閘門時間控制功能等。

30、</p><p><b>　　2.2測量方法論證</b></p><p><b>　　方案一：直接測量法</b></p><p>　　眾所周知，依據基本原理所實現的頻率、周期以及脈沖寬度的數字化測量是一種直接測量法，由于該方法比較簡單，若能滿足本次課程設計任務的要求則應作為首選方案?？疾熘袘治鲈摲椒ǖ臏y量精度是否能夠滿足

31、任務書的要求，是否便于擴充以滿足發(fā)揮部分提出的各項附加要求由于目前還處于頂層分析階段，所以對測量精度的分析只需做一個概略的估計，既僅考慮±1量化誤差的影響，而將系統(tǒng)頻率基準或時間基準的誤差暫時忽略不計，輸入通道的誤差也暫時忽略不計。</p><p>　　由于無論采用直接測頻或者直接測周期的方法均不能滿足測試誤差≦0.1％的要求。具體說，對測頻在低頻端1Hz時，即使閘門時間取最大值10s，也只能計得10個

32、數，但由于±1量化誤差的存在，使這時的相對測試誤差大到±10%。類似地，對于測周期在高頻端1MHz的誤差大到10%和100%。由上述分析可知，為滿足測量精度的要求，不能簡單地采用頻率與周期的直接測量法，需要尋求別的測量方法。</p><p>　　方案二：直接與間接測量相結合的方法</p><p>　　該方法的出發(fā)點是避開±1量化誤差影響較大的頻段，是依據在不利

33、條件下尋找有利因素的思路而產生的。由于±1量化誤差對直接測頻、測周期法所引入的相對測試誤差的大小是隨被測頻率而變化的，且變化關系正好相反，因此可以找到一個中界頻率fm，對低于fm的信號的頻率不采用直接測頻發(fā)，而改為測周期，并通過換算求頻率。即對于高于fm的信號的頻率仍然采用直接測頻法；類似的，對高于fm的信號的頻率不采用直接測周期法，而改為測頻率，并通過換算求周期，對低于fm的信號的頻率仍然采用直接測周期法。從而可使在被測量信

34、號的整個頻率范圍內均滿足≤γ﹪的要求。顯然，該方法要求在正式測量前先對信號頻率預測量一下，然后將測得的值與進行比較，以決定正式測量時是采用直接法還是間接法。</p><p>　　方案三：多周期同步等精度測量法</p><p>　　圖2.3 等精度測頻波形圖</p><p>　　等精度測頻是在直接測頻基礎上發(fā)展起來的，在目前的測頻系統(tǒng)中得到了越來越廣泛的應用。它在測頻

35、時，閘門時間不是固定的，而是被測信號的整數倍，即與被測信號保持同步，因此消除了對被測信號計數所產生的±1個數字誤差，使測量精度大為提高。 </p><p>　　測量時，首先預置閘門開啟信號，此時計數器并不計數，等被測信號上升沿到來時，觸發(fā)器輸出計數允許信號(實際閘門信號)，計數器l對標準信號計數，計數器2對被測信號計數，預置閘門關閉時，計數器并不立即結束計數，而是等到被測信號

36、上升沿到來時才停止計數，完成測量過程。若計數器1對標準信號的計數值為，計數器2對被測信號的計數值，則被測信號頻率為：</p><p>　　運算器對上式進行運算，由顯示器顯示運算結果，即為被測信號的頻率值。</p><p>　　經過上述對頻率和周期測量方法的分析，得知直接測量法不可能滿足該任務所要求的測量精度，只有在直接與間接相結合的測量法與多周期同步測量法之間進行選擇了，這兩種方法在硬件的

37、規(guī)模方面相差不大，測量結果均需經軟件處理后才能得到，當采用直接與間接相結合的測量方法時，還需對被測信號的頻率與中介頻率的關系進行判斷，以便決定采用測頻法還是測周期法。而多周期同步等精度測量法不需要這一步，并能實現高的等精度頻率與周期的測量。因此本次設計選用多周期同步等精度測量法來實現該頻率計最理想。</p><p>　　2.3 顯示部分的方案提出及比較</p><p>　　方案一：LED（

38、Light Emitting Diode），發(fā)光二極管，簡稱LED,，是一種能夠將電能轉化為可見光的固態(tài)的半導體器件，它可以直接把電轉化為光。LED的心臟是一個半導體的晶片，晶片的一端附在一個支架上，一端是負極，另一端連接電源的正極使整個晶片被環(huán)氧樹脂封裝起來。半導體晶片由兩部分組成，一部分是P型半導體，在它里面空穴占主導地位，另一端是N型半導體，在這邊主要是電子。但這兩種半導體連接起來的時候，它們之間就形成一個“P-N結”。當電流通過

39、導線作用于這個晶片的時候，電子就會被推向P區(qū)，在P區(qū)里電子跟空穴復合，然后就會以光子的形式發(fā)出能量，這就是LED發(fā)光的原理。而光的波長也就是光的顏色，是由形成P-N結的材料決定的。 它是一種通過控制半導體發(fā)光二極管的顯示方式，用來顯示文字、圖形、圖像、動畫、行情、視頻、錄像信號等各種信息的顯示屏幕。顯示模塊由LED燈組成的點陣構成，負責發(fā)光顯示；控制系統(tǒng)通過控制相應區(qū)域的亮滅，可以讓屏幕顯示文字、圖片、視頻等內容；電源系統(tǒng)負責將輸入電壓

40、電流轉為顯示屏需要的電壓電流。</p><p>　　方案二：LCD 液晶顯示器是 Liquid Crystal Display 的簡稱，LCD 的構造是在兩片平行的玻璃基板當中放置液晶盒，下基板玻璃上設置TFT（薄膜晶體管），上基板玻璃上設置彩色濾光片，通過TFT上的信號與電壓改變來控制液晶分子的轉動方向，從而達到控制每個像素點偏振光出射與否而達到顯示目的。液晶顯示器按照控制方式不同可分為被動矩陣式LCD及主動矩

41、陣式LCD兩種。液晶顯示模塊具有體積小、功耗低、顯示內容豐富、超薄輕巧等優(yōu)點，在袖珍式儀表和低功耗應用系統(tǒng)中得到廣泛的應用。</p><p>　　LED與LCD比較：</p><p>　　在低光度下能量轉換效率高(電能轉換成光能的效率) - 也即較省電，非常適合在低光度需求中使用,但是當提高光度至如臺頭燈般或更高時，LED的效率比鎢絲燈泡高，但比熒光燈差；反應時間短 - 可以達到很高的閃爍

42、頻率； 穩(wěn)定性好，使用壽命長 - 在適當的散熱和環(huán)境下可達35,000 ~ 50,000小時； 耐震蕩等機械沖擊 - 由于LED是一種PN結二極管，屬于固態(tài)元件，沒有燈絲、玻璃罩等，因此機械強度大，耐振動和耐沖擊能力強； 體積小，重量輕，適用性強；便于聚焦 - 因發(fā)光體積細小，而易于以透鏡等方式達致所需集散程度，藉改變其封裝外形，其發(fā)光角度由大角度散射至細角度聚焦都可以達成；單色性強 - 由于是單一能級光出的光子，波長比較單一，能在不加

43、濾光器下提供多種單純的顏色； 色域較為廣闊 ；綠色環(huán)保 - LED是由無毒的材料作成，不像熒光燈含水銀會造成污染，同時LED也可以回收再利用</p><p>　　綜上所述LED的優(yōu)勢，本次設計顯示部分用LED最理想。</p><p>　　2.4 鍵盤部分的方案提出及比較</p><p>　　單片機系統(tǒng)中常見的鍵盤有：觸摸式鍵盤、薄膜鍵盤和按鍵式鍵盤。其中按鍵式鍵盤是

44、最常用的。鍵的閉合與否反映在行線輸出電壓上就是呈現高電平或者低電平。如果呈現高電平，表示鍵斷開，低電平則表示鍵閉合，通過對行線的電平高、低狀態(tài)的檢測，便可以確認按鍵按下以及按鍵釋放與否。鍵盤可分為兩類：非編碼鍵盤和編碼鍵盤。非編碼鍵盤有兩種結構：獨立式鍵盤和矩陣式鍵盤。</p><p>　　鍵盤的工作方式有3種，即編程掃描、定時掃描和中斷掃描。編程掃描是利用單片機空閑時，調用鍵盤掃描子程序，反復掃描鍵盤，來響應鍵

45、盤的輸入請求。定時掃描通常利用單片機內定時器產生的定時中斷，進入中斷子程序來對鍵盤進行掃描，在有鍵按下時識別出該鍵，并執(zhí)行相應鍵的處理程序。</p><p>　　獨立按鍵：一個按鍵占用單獨的一個I/O口；獨立式鍵盤的特點是，一鍵一線，各鍵相互獨立，每個按鍵各接一條I/O口線，通過檢測I/O口輸入線的電平狀態(tài)，可以很容易的判斷那個按鍵被按下。</p><p>　　矩陣按鍵：在鍵盤中按鍵數量較

46、多時，為了減少I/O口的占用，通常將按鍵排列成矩陣形式。鍵盤的工作原理： 按鍵設置在行、列線交點上，行、列線分別連接到按鍵開關的 兩端。行線通過上拉電阻接到+5V 電源上。無按鍵按下時，行線處 于高電平的狀態(tài)， 而當有按鍵按下時， 行線電平與此行線相連的列 線電平決定。在矩陣式鍵盤中，每條水平線和垂直線在交叉處不直接連通，而是通過一個按鍵加以連接。這樣，一個端口（如P1口）就可以構成4*4=16個按鍵，比之直接將端口線用于鍵盤多出了一倍

47、，而且線數越多，區(qū)別越明顯，比如再多加一條線就可以構成20鍵的鍵盤，而直接用端口線則只能多出一鍵（9鍵）。由此可見，在需要的鍵數比較多時，采用矩陣法來做鍵盤是合理的。</p><p>　　綜上上述，為了減少I/O口的占用和設計需要鍵數多，本次頻率設計采用矩陣式鍵盤。 </p><p>　　2.5 控制核心的方案提出及比較</p><p>　　方案一：FPGA是英文F

48、ield Programmable Gate Array的縮寫，即現場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產物?，F場可編程門陣列(FPGA)是由掩膜可編程門陣列(MPGA)和可編程邏輯器件二者演變而來的，并將它們的特性結合在一起，因此FPGA既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。FPGA通常包含三類可編程資源：可編程邏輯功能塊、可編程I/O塊和可編程互連。可編程邏輯功

49、能塊是實現用戶功能的基本單元，它們通常排列成一個陣列，散布于整個芯片；可編程I/O塊完成芯片上邏輯與外部封裝腳的接口，常圍繞著陣列排列于芯片四周；可編程內部互連包括各種長度的連線線段和一些可編程連接開關，它們將各個可編程邏輯塊或I/O塊連接起來，FPGA在可編程邏輯塊的規(guī)模，內部互連線的結構和采用的可編程元件上存在較大的差異。較常用的有Altera、Xinlinx和Actel公司的FPGA。FPGA一般用于邏輯仿真。電路設計工程師設計一

50、個電路首先要確定線路，然后進行軟件模擬及優(yōu)化，以確認所設計電路的功能及性能。然而隨著電路規(guī)模的不</p><p>　　方案二：CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件。該器件繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點，又克服了ASIC設計周期長、投資大、靈活性差的缺點，逐步成為復雜數字軟硬件電路設計的理想首選，它具有編程靈活、集成度高、設計開發(fā)周期短、

51、適用范圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經驗要求低、標準產品無需測試、保密性強、價格大眾化、可編程性和實現方案容易改等特點，可實現較大規(guī)模的電路設計，因此被廣泛應用于產品的原型設計和產品生產（一般在10000件以下）之中。幾乎所有應用中小規(guī)模通用數字集成電路的場合均可應用CPLD器件。CPLD器件已成為電子產品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種技能。</p><p>　　方

52、案三：單片機是一種集成電路芯片，采集超大規(guī)模集成電路技術把具有數據處理能力（如算數運算、邏輯運算、數據傳送、中斷處理）的微型處理器，隨機存取數據存儲器（RAM）、輸入/輸出電路（I/O），可能還包括定時/計數器、串行通信口（SCI）、顯示驅動電路（LCD或LED驅動電路）、脈寬調制電路（PWM）模擬多路轉化器及A/D轉化器等電路集成到一片芯片上，構成一個最小又完善的計算機系統(tǒng)。隨著單片機技術的發(fā)展，它在芯片內集成了許多面對測控對象的接口

53、電路，如ADC、DAC、高速I/O口、PWM、WDT等。</p><p>　　單片機以體積小、功能強、可靠性高、性能價格比高等特點，已成為實現工業(yè)生產技術進步和開發(fā)機電一體化和智能化測控產品的重要手段。由于微電子技術和計算機技術的發(fā)展，數字頻率計都在不斷地進步，靈敏度不斷提高，頻率范圍不斷擴大，功能不斷地增加。</p><p>　　FPGA的頻率測量方案主要運用FPGA的結構靈活，其邏輯單

54、元、可編程內部連線和I/O單元都可以由用戶編程，可以實現任何邏輯功能，滿足各種設計需求，其速度快、功耗低，通用性強，特別適用于復雜系統(tǒng)的設計。但FPGA設計有自身的缺點：FPGA設計軟件一般需要對電路進行邏輯綜合優(yōu)化(Logic Synthesis & Optimization)，以得到易于實現的結果，因此，最終設計和原始設計之間在邏輯實現和時延方面具有一定的差異；FPGA一般采用查找表(LUT)結構, AND-OR結構或多路&

55、lt;/p><p>　　選擇器結構，這些結構</p><p>　　的優(yōu)點是可編程性，缺點是時延過大，造成原始設計中同步信號之間發(fā)生時序偏移。同時，如果電路較大，需要經過劃分才能實現，由于引出端的延遲時間，更加大了延遲時間和時序偏移；FPGA的容量和I/O數目都是有限的，因此，一個較大的電路必須經過邏輯劃分((Logic Partition)才能用多個FPGA芯片實現，劃分算法的優(yōu)劣直接影響設計

56、的性能。</p><p>　　單片機的頻率測量計設計方案主要是以單片機為基礎，原理簡單，但由于自身精度問題，測量的范圍小。單片機的頻率計的設計的優(yōu)點：單片機在控制領域中有很多優(yōu)點，如體積小、成本低、運用靈活、抗干擾能力強，可以方面地實現多機和分布式控制。并且利用單片機設計的頻率計原理框圖簡單，所用元器件少，電路不易出錯，其程序存放在內部存儲器上，不需要外部存儲器芯片，使用方面。且單片機便宜穩(wěn)定開發(fā)簡單通用性好。單

57、片機的頻率計的設計的缺點：所測信號的頻率范圍窄，若要擴大頻率范圍需外加分頻器。由單片機單獨完成，利用單片機內部計數器及軟件共同控制下，在設定的時間內，利用單片機內部的兩個計數器分別對外部測試信號和內部時鐘周期信號進行同步計數，計數結果暫存于單片機內部。計數結束后，通過單片機進行計算得到測量結果。但根據設計要求，測頻范圍為1Hz～1MHz，在快速測量的要求下要保證較高精度的測量，必須采用較高的標準頻率信號；而單片機受本身時鐘頻率和若干指令

58、運算的限制，測量速度較慢，無法滿足高速、高精度的測頻要求。</p><p>　　CPLD和單片機結合的頻率測量設計方案主要是以單片機作為系統(tǒng)的輔助部件，CPLD完成各種時序邏輯控制、計數功能。較好的利用了CPLD的高精度、高速等方面的特點。CPLD單獨完成，應用VHDL硬件描述語言，利用CPLD內部豐富的數據類型和層次化的結構模型，對整個系統(tǒng)進行邏輯設計并用計算機仿真，生成符合要求的、在電路結構上可實現的數字邏輯

59、，再下載到可編程邏輯器件中，即可完成設計任務。在快速測量的要求下，要保證較高精度的測頻，必須采用較高的標準頻率信號；而單片機受本身時鐘頻率和若干指令運算的限制，測頻速度較慢，無法滿足高速、高精度的要求。采用高集成度、高精度的CPLD為實現高速、高精度的測頻提供了保證。且CPLD的時鐘延遲可達ns級，結合其并行工作方式，在超高速、實時測控方面有非常廣闊的應用前景；并且CPLD具有高集成度、高可靠性，幾乎可將整個設計系統(tǒng)下載于同一芯片中，實

60、現所謂片上系統(tǒng)，從而大大縮小了體積，具有可編程型和實現方案容易改動的特點，有利于產品的研制和升級。</p><p>　　綜合上述的方案，進行分析，在方案選擇上，考慮到經濟、性能、精度、方</p><p>　　案的優(yōu)勢等問題，本次設計選擇基于CPLD來設計頻率計最理想。</p><p><b>　　3 硬件電路設計</b></p>

61、<p>　　3.1 頻率計的系統(tǒng)級總體結構框圖</p><p>　　圖3.1頻率計的系統(tǒng)結構框圖</p><p>　　圖中被測信號從A通道輸入，送到多周期同步等精度測量頻率計的核心結構，及經過測量電路測量運算，來分別測量周期頻率和脈寬，最后將測量結果輸出到數碼顯示器顯示。圖中，鍵盤可以控制信號的計數時間和輸入程序。對該頻率計而言，其面板圖上應將各個LED數碼顯示器、LED發(fā)光管

62、指示器、單位符號等表示出來，還要將各種功能鍵、開關、按鈕的布放位置表示出來，并注上他們對應的名稱。此外，還要將被測信號輸入端以及電源開關、電源指示燈的布放位置表示出來。 </p><p>　　該系統(tǒng)可以細分為三個子系統(tǒng)。1、輸入通道，該子系統(tǒng)主要是由模擬電路組成。2、多周期同步等精度頻率、周期、時間等的測量控制及功能切換邏輯，該子系統(tǒng)基本上由數字硬件電路組成；3、CPLD及其外圍部件。這樣劃分有利于設計工作的安排

63、與分工，因為這三部分對應于三種不同類型的電子設計方法，并需要有不同的設計工具來支持。</p><p><b>　　1、輸入通道。</b></p><p>　　輸入通道組成框圖如圖3.2所示</p><p>　　圖3.2輸入通道組成框圖</p><p>　　輸入通道中的輸入級、放大級、整形級采用模擬集成電路來實現，被測信號

64、經電壓比較器整形后輸出的脈沖信號已為TTL電平，可直接送到后面的數字電路去處理。該數字電路的作用是對輸入信號的邊沿進行選擇，產生與所選邊沿所對應的脈沖信號，為后面的硬件實現對頻率、周期、脈寬的測量提供所需的信號?；疽蟛糠纸o定的信號最小值為0.5V，而在發(fā)揮部分作用時又提出了要能測量小信號的要求，可將最小信號的值定為0.02V。整形器件采用TTL器件，其正常工作的最小輸入電壓為2V，由此可以估計出前置放大器的增益為2/0.02=100

65、.該放大器的帶寬應為0-100MHz。此外如果還要實現發(fā)揮部分提出的測量小信號的要求，通道中還需要設置靈敏度切換電路。</p><p>　　2、多周期同步等精度測量控制及功能切換邏輯。由于該系統(tǒng)全是數字電路，采用CPLD器件來實現這部分比較方便。由總體指標要求不難判斷，這部分脈沖信號的最高頻率要達到10MHz，而現代多數CPLD器件的最高工作頻率均大大超過10MHz，因此用該類型器件來實現圖3.3中間部分在工作速

66、度上是沒問題的。一般情況下應選工作電壓為+5V、輸入/輸出與TTL兼容的CPLD器件，以便于和輸入通道以及CPLD相接口。</p><p>　　3、CPLD子系統(tǒng)。對這部分指標的主要考慮如下：①該CPLD由+5V電源供電，I/O口與TTL電平兼容，并有足夠數目的I/O口,用來與鍵盤LED顯示器相接口，以及作為控制信號的輸出口和被測信號的輸入口；②要有豐富的四則算術運算和邏輯運算指令，指令運行速度要快；③片內除RA

67、M外還要有E²PROM；④至少有兩個16位定時器/計數器；⑤有外部中斷輸入引腳；⑥具有串行通信口；⑦價格要低廉。</p><p>　　3.2 CPLD的芯片選擇</p><p>　　EPM7128SLC84-15是Altera公司的MAX7000S系列CPLD芯片。MAX7000系列是以MAX結構為基礎的基于EEPROM的可編程邏輯器件。MAX7000系列CPLD包含5.0V M

68、AX7000器件和5.0V基于ISP的MAX7000S器件。完全符合IEEE 1149.1 JTAG 邊界掃描標準。</p><p>　　MAX7000S器件使用44~208引腳的PLCC、PGA、PQFP、RQFP和l.0mm的TQFP封裝，圖3.3為84引腳的PLCC封裝圖。表3.4為MAX7000S器件的結構，表3.5為MAX7000器件的I/O控制塊的結構圖，表3.6MAX7000S器件的資源，表3.7M

69、AX7000器件的最大用戶I/O引腳。</p><p>　　圖3.3 84引腳的PLCC封裝圖</p><p>　　MAX7000S結構主要是由邏輯陣列塊（LAB）以及它們之間的連線構成的，如圖3.4所示。每個LAB包含16個宏單元，多個LAB通過可編程連線陣列PIA和全局總線連接在一起。所有的專用輸入端、I/O腳和宏單元共享一個全局總線。</p><p>　　圖3

70、.4 MAX7000S結構</p><p>　　圖3.5所示為I/O控制塊的結構圖。I/O控制允許每個I/O引腳單獨地配置為輸入、輸出和雙向工作方式。MAX7000S器件有6個全局輸出使能信號，由2個輸出使能信號、1組I/O引腳和1組I/O宏單元信號進行同相或反相驅動。</p><p>　　圖3.5I/O控制塊的結構圖</p><p>　　表3.6MAX7000S器

71、件的資源</p><p>　　表3.7MAX7000器件的最大用戶I/O引腳</p><p>　　MAX7000器件特征</p><p><b>　　1、 在系統(tǒng)編程</b></p><p>　　MAX7000S器件通過一個工業(yè)標準4腳的JTAG接口來實現在系統(tǒng)編程（ISP），這樣可在開發(fā)和調試過程中快速、高效的反復進行

72、編程操作。MAX7000S可以通過在線測試儀（ICT）、嵌入式處理器下載電纜下載CPLD教程信息并編程。將器件安裝到電路板上再對其編程，可以防止多引腳封裝形式下（如QFP封裝）由于操作器件而出現引腳損壞的情況。這樣還可使系統(tǒng)在推向市場后仍能對器件進行重新編程，實現產品的升級等。</p><p>　　2、 可編程速度/功率控制</p><p>　　MAX7000S器件提供節(jié)電工作模式，可使用

73、戶定義的信號路徑或整個FPGA教程器件工作在低功耗狀態(tài)。因為大部分邏輯應用只需要所有門電路中的一小部分在最高頻率下工作，所以這個特性可以使總的功耗減少50%或者更多。設計者可以對器件中的每個獨立的宏單元編程為高速（打開Turbo位）或者低速（關閉Turbo位），通常讓設計中影響速度的關鍵路徑工作在高速、高功耗狀態(tài)，而器件其他部分仍工作于低速、低功耗狀態(tài)，從而降低整個器件的功耗。</p><p>　　3、 多電壓（

74、I/O接口）</p><p>　　MAX7000S器件支持多電壓I/O接口，可與不同電源電壓的單片機開發(fā)板系統(tǒng)相接。器件設有VCCIN 和VCCIO兩組電源引腳，一組供內核和輸入緩沖器工作，一組供I/O引腳工作。根據需要， VCCIO引腳可連到3.3V或5.0V電源，當接5.0V電源時，輸出與5.0V系統(tǒng)兼容；當接3.3V 電源時，輸出與3.3V系統(tǒng)兼容。</p><p>　　4、 漏極開

75、路（Open-Drain）設定</p><p>　　MAX7000S器件每個I/O引腳都有一個控制漏極開路輸出的Open-Drain選項，利用該選項可提供諸如中斷、寫允許等系統(tǒng)級信號。可由幾個器件進行選擇控制。另外，它還提供一個額外的“線或”平面，通過使用外部5.0V的上拉電阻，MAX7000S器件輸出引腳可以設置滿足5.0V的CMOS輸入電壓要求。若VCCIO為5.0V，因為當引腳輸出超過大約3.8V時上拉三極

76、管已經關閉，外部上拉電阻可直接將輸出拉高來滿足5.0V CMOS輸入電壓的要求，所以不必選擇開漏輸出。</p><p>　　5、 電壓擺率（Slew-Rate）設定</p><p>　　MAX7000S器件的I/O中的輸出緩沖器都有一個可設定的輸出擺率控制項，它能夠根據需要配置成低噪聲或高速度方式。低電壓的擺率可以減小系統(tǒng)噪聲，但同時會產生4~5ns的附加延時；高電壓擺率能為高速系統(tǒng)提供高

77、轉換速率，但它同時會給系統(tǒng)引入更大的噪聲。擺率的控制連到Turbo位，當打開Turbo位時，電壓擺率設置在快速狀態(tài)；當關閉Turbo位時，電壓擺率設置單片機培訓在低噪聲狀態(tài)。MAX7000S器件的每一個I/O引腳都有一個專用的EEPROM位來控制電壓擺率，它使得設計人員能夠指定引腳到引腳的電壓擺率。</p><p>　　3.3 測量電路的設計</p><p>　　如圖3.8所示為多周期同步

78、等精度測量控制和切換邏輯的電路組成。其輸入通道用了LM361高速比較器，測量部分由D觸發(fā)器和2選1的多路選擇器及與非門構成。</p><p>　　圖3.8多周期同步等精度測量控制和切換邏輯的電路</p><p>　　從等精度測量原理得知，頻率、周期的測量只要一個A輸入通道就能完成，而脈沖寬度時間間隔的測量均需要A、B兩個輸入通道才能完成，至于占空比的測量需要先測量出周期和脈沖寬度，然后通過

79、計算求出占空比，因此該參數需要單、雙通道輪流測量才能完成。為此，就增加了兩個2選1的多路選擇器（MUX），以實現單∕雙通道測量模式的切換，也即實現多周期同步等精度所完成的測量項目之間的切換，再與面板上的按鍵開關及系統(tǒng)軟件相配合，就能對各種不同參數的測量進行切換。</p><p>　　3.3.1 頻率的測量 </p><p>　　如圖3.9所示，fC為輸入信號頻率，fc量為時鐘脈沖的頻率。&

80、lt;/p><p>　　圖3.9頻率測量的波形圖</p><p>　　測量信號fX輸入經過LM361高速比較器整形之后，變成了嚴格的方波信號，然后送入計數器進行計數。圖中，LM361接地接成了遲滯比較器的形式，從而避免了過零點信號的毛刺造成整形信號的誤翻轉。圖中的同步電路（D觸發(fā)器）的作用在于使計數閘門信號與被測信號同步，實現同步開門，并且開門時間T準確地等于被測信號周期的整數倍，從而消除了&

81、#177;1量化誤差。當預置門控信號為高電平時，經整形后的被測信號的上升沿通過D觸發(fā)器（同步電路1）后，輸出Q端啟動兩計數器同時進行計數，當預置門控信號為低電平時，經整形后的被測信號的一個上升沿使兩計數器同時停止計數。即當信號通過整形進入D觸發(fā)器時，用定時器將預置閘門的周期時間定為10s，fX的上升沿信號觸發(fā)D觸發(fā)器，輸出信號為1，閘門打開，同時計數器開始計數。當定時時間到時，預置閘門信號給0，在下一個fX的上升沿時閘門關閉，同時計數器

82、停止計數。定時器定時時間到，預置信號輸出變?yōu)榈碗娖?，在被測信號fx的下一個上升沿時，D1觸發(fā)器輸出為高電平0，Q1輸出的信號通過二選一數據選擇器關閉閘門A、B，此時被測信號記的為整脈沖數NA，fc計的脈沖數是NB。在測量過程中2選1的數據選擇</p><p>　　fx=(NA/NB)fc</p><p>　　Tx=(NB/NA)T</p><p>　　3.3.2

83、脈沖寬度的測量</p><p>　　圖3.12 脈沖寬度測量波形圖</p><p>　　圖3.12所示，在測量時輸入信號的上升沿觸發(fā)D觸發(fā)器，閘門打開，同時計數器開始計數。當定時時間到時，預置閘門信號給0，在這一個fX下降沿時閘門關閉，同時計數器停止計數。在此測量過程中，2選1的數據選擇器為1時輸入到選擇器的A口，來實現脈沖寬度的測量。R為清零端，即被測信號為0時強行清0。則測量原理為:I

84、/O1為預置閘門信號，被測信號fx信號分兩路，一路接D1觸發(fā)器，一路接D2觸發(fā)器的清零端。當預置閘門信號有效后，被測信號fx變?yōu)楦唠娖綍r, D2觸發(fā)器的清零端無效，D1觸發(fā)器輸入為高電平1，輸出也為高電平1。該高電平通過二選一的數據選擇器開閘門。閘門A開，開始計被測信號的脈沖數。閘門B開，開始計數基準信號的脈沖數。當fx為低電平時，D2觸發(fā)器的清零端有效，使得D2觸發(fā)器的輸出強制為零，該低電平通過二選一的數據選擇器關閘門。此時被測信號的

85、脈沖數為NA，基準信號的脈沖數為NB。利用公式脈寬=NB/NA 求出脈寬。因此A、B兩個計數器就在同一閘門時間T內分別對fX和fc來進行計數得到NA、NB，得到脈寬為：</p><p>　　脈寬﹦(NB/NA) *脈寬（基準）</p><p>　　3.4 鍵盤部分的設計</p><p>　　為提高測頻精度，本設計提供4種檔位分別測量。A、B為檔位選擇開關，當其分別為

86、高、低電平時，可使其工作在四種不同的編碼狀態(tài)，00、01、10、11通過四選一數據選擇器輸出。</p><p>　　圖3.13 鍵盤部分設計電路圖</p><p>　　3.5 顯示部分的設計</p><p>　　LED顯示塊是由發(fā)光二極管顯示字段的顯示器件。在本設計的系統(tǒng)中采用的是七段LED,這種顯示塊有共陰極和共陽極兩種，如圖3.4所示。</p>&

87、lt;p>　　七段顯示塊與微機接口非常容易。如表3.1所示。 </p><p>　　表3.1 七段LED的段選碼 </p><p>　　在微機應用系統(tǒng)中使用LED顯示塊構成N位LED顯示器。圖3.5是N位顯示器的構成原理。</p><p>　　因為本設計用高精度恒誤差的頻率和周期測試方法, 預置門時間為1.5s, 在標準頻率信號為50MHz的情況下, 根據上

88、文討論的高精度恒誤差的頻率和周期測試方法相對誤差計算公式可以算出測量精度為:</p><p>　　1 / ( 1.5×50×106 ) = 1.3×10-8</p><p>　　即能夠顯示接近8位有效數字, 所以電路采用了8位LED顯示器. 如圖3.6所示。</p><p>　　本系統(tǒng)的LED的驅動電流由7片串級的串入并出的移位寄存器7

89、4LS164提供，基本可以保證LED的亮度，由工作于同步位移寄存器0模式的串行口輸出顯示數據，用一片74LS164作為顯示單位以及工作狀態(tài)的指示，數據與7位顯示串聯，即第8位顯示數據。</p><p>　　圖3.7 采用74LS164的動態(tài)驅動</p><p>　　3.6 電源部分的設計 </p><p>　　整個電路的供電電源如圖所示，交流電經變壓、濾波后，由一片

90、78L05將輸出電壓穩(wěn)壓在+5V。電源部分設計分為四部分：電源變壓器部分、整流部分、濾波部分、穩(wěn)壓電路部分。電源變壓器部分將220V的交流電壓轉換成9V的交流電壓；整流部分將交流電壓變成脈動直流電壓；濾波部分將濾除電壓波紋；穩(wěn)壓電路部分的作用是當電網電壓波動、負載和溫度變化時，維持直流電壓穩(wěn)定。</p><p>　　圖3.8 電源部分設計電路圖</p><p><b>　　軟件電

91、路的設計</b></p><p>　　4.1 主程序流程圖如圖4-1所示</p><p><b>　　N</b></p><p><b>　　Y</b></p><p>　　圖4.1 主程序流程圖</p><p>　　圖4.2 中斷服務流程圖</p>

92、<p>　　圖4.3 定時器中斷服務流程圖</p><p>　　中斷請求采用邊沿觸發(fā)來進行中斷檢測，通過將信號送到特定的引線來檢測中斷。每條引線對應一個可能的硬件中斷，因為系統(tǒng)不能辨認哪個設備使用中斷線，所以當多個1個的設備被設置成使用同一個特定中斷時就產生了混亂。中斷產生時，由專用的中斷程序接管系統(tǒng)，首先把所有的CPU寄存器內容保存到堆棧里，并引導系統(tǒng)指向中斷向量表。在中斷程序執(zhí)行后的一段時間中，

93、中斷控制軟件把堆棧內容返回給寄存器，系統(tǒng)恢復中斷發(fā)生之前 的狀態(tài)。如此段時間中又有中斷請求，將造成中斷的設備判斷混亂，從而會造成中斷沖突、丟失，甚至使得設置無法正常工作。因此，每個中斷通常被分配給單一的設備，使中斷無法共享。</p><p>　　傳統(tǒng)方法中，擴展多個串行口是利用多個中斷源；但在嵌入式系統(tǒng)中，花費大量的中斷源來擴展串口無疑是大量的資源浪費。針對這種情況，為了節(jié)省緊張的系統(tǒng)資源，本文提出一種實現高效多

94、串口中斷方案，可以利用單一的中斷源來管理多個擴展串口，</p><p>　　并保證多個串口中斷的無漏檢測與服務。</p><p>　　中斷嵌套: 一個CPU總會有若干中斷源，可以接受若干中斷源發(fā)出的中斷請求，但在同一瞬間，CPU只能響應中斷源中的一個中斷請求，CPU為了避免在同一瞬間因響應若干中斷源的請求而帶來的混亂，必須給每個中斷源的只能掛斷請求賦一個特定的中斷優(yōu)先級，以便CPU先響應中

95、斷優(yōu)先級高地中斷請求，然后再一次響應中斷優(yōu)先級。</p><p>　　4.2 VHDL程序設計</p><p>　　LIBRARY IEEE；</p><p>　　USE IEEE.STD_LOGIC_ 1164.ALL；</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL；</p><p&

96、gt;　　ENTITY FFFCHECK IS</p><p>　　PORT(CHEKF，FINPUT，CHOICE：IN STD_LOGIC；</p><p>　　START, CLRTRIG FSTD,TF:IN STD_LOGIC；</p><p>　　SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0 )；</p><p

97、>　　OO：OUT_STD_ LOGIC_VECTOR(7 DOWNTO 0 )；</p><p>　　EEND：OUT STD_LOGIC；</p><p>　　ENDD：OUT STD_LOGIC)；</p><p>　　END ENTITY FFFCHECK；</p><p>　　ARCHITECTURE ART OF FFFCH

98、ECK IS</p><p>　　COMPONENT FIN IS</p><p>　　PORT (CHKF ,FIN, CHOIS：IN STD_ LOGIC；</p><p>　　FOUT：OUT STD_LOG IC)；</p><p>　　END COMPONENT FIN；</p><p>　　COMPONE

99、NT CONTRL IS</p><p>　　PORT (FIN,START,CLR,FSD:IN STD_LOGIC;</p><p>　　CLK1, EEND, CLK2 ,CLRC: OUT STD_LOGIC);</p><p>　　END COMPONENT CONTRL;</p><p>　　COMPONENT CNT IS<

100、;/p><p>　　PORT (CLK,CLR：IN STD_LOGIC；</p><p>　　Q：OUT STD_LOGIC_VECTOR(31 DOWNTO 0 ));</p><p>　　END COMPONENT CNT;</p><p>　　COMPONENT CONTRL2 IS</p><p>　　PORT

101、(FIN, START, CLR:IN STD_LOGIC;</p><p>　　ENDD, PUL : OUT STD_LOGIC);</p><p>　　END COMPONENTC ONTRL2;</p><p>　　COMPONENT GATE IS</p><p>　　PORT (CLK2, RSD,CNL,PUL:IN STD-L

102、OGIC;</p><p>　　CLKOUT:OUT STD- LOGIC) ;</p><p>　　END COMPONENT GATE;</p><p>　　SIGNAL INCLK: STD_LOGIC;</p><p>　　SIGNAL FOUT, CLRC:STD_LOGIC;</p><p>　　SIGNA

103、L CLKI, CLK2,CLKOUT, PUL:STD LOGIC;</p><p>　　SIGNAL Ql, Q2: STD_LOGIC _VECTOR(31 DOWNTO 0 );</p><p><b>　　BEGIN</b></p><p>　　OO <= Q1(7 DOWNTO 0) WHEN SEL="000&qu

104、ot;</p><p>　　ELSE Ql( 15 DOWNTO 8) WHEN SEL="001" ELSE</p><p>　　Ql (23 DOWNTO 16)WHEN SEL="010" ELSE</p><p>　　Ql(31 DOWNTO 24) WHEN SEL="011" ELSE</

105、p><p>　　Q2 (7 DOWNTO 0 ) WHEN SE L =" 100"ELSE</p><p>　　Q2 (15 DOWNTO 8) WHEN SEL =" 101"ELSE</p><p>　　Q2 (23 DOWNTO 16) WHEN SEL="110"ELSE</p><

106、;p>　　Q2 (31 DOWNTO 24 ) WHEN SEL= "111" ELSE</p><p>　　“00000000”</p><p>　　FENPIN: PROCESS (FSTD)IS</p><p><b>　　BEGIN</b></p><p>　　IF( FSTD'

107、EVENT AND FSTD='1')THEN</p><p>　　INCLK<= NOT INCLK;</p><p><b>　　END IF;</b></p><p>　　END PROCESSF ENPIN;</p><p>　　FCH:FIN PORT MAP(CHKF<=CHEKF

108、,FIN=>FINPUT,</p><p>　　CHOIS=CHOICE,FOUT=> FOUT);</p><p>　　CON:CONTRL PORT MAP(FIN=>FOUT,START=>START,</p><p>　　EEND => EEND, CLK2= >CLK2 ,CLRC=> CLRC) ;</p&