電子技術課程設計---數字時鐘

1、<p><b>　　摘要</b></p><p>　　數字鐘是一個將“ 時”，“分”，“秒”顯示于人的視覺器官的計時裝置。它的計時周期為24小時，顯示滿刻度為23時59分59秒。一個基本的數字鐘電路主要由秒信號發(fā)生器、“時、分、秒、”計數器、譯碼器及顯示器組成。由于采用純數字硬件設計制作，與傳統(tǒng)的機械表相比，它具有走時準，顯示直觀，無機械傳動裝置等特點。</p>

2、;<p>　　本設計中的數字時鐘采用數字電路實現對“時” 、“分”、“秒”的顯示和調整。通過采用各種集成數字芯片搭建電路來實現相應的功能。具體用到了555震蕩器，74LS90及與非，異或等門集成芯片等。該電路具有計時和校時的功能。</p><p>　　在對整個模塊進行分析和畫出總體電路圖后，對各模塊進行仿真并記錄仿真所觀察到的結果。</p><p>　　實驗證明該設計電路基本

3、上能夠符合設計要求！</p><p>　　關鍵詞 振蕩器、  計數器 、譯碼顯示器、Multisim2001</p><p><b>　　目錄</b></p><p>　　第一節(jié) 系統(tǒng)概述--------------------------------------------------------------------

4、---3</p><p>　　1.1 系統(tǒng)設計思路與總體方案------------------------------------------------------3</p><p>　　第二節(jié) 單元電路設計與分析-------------------------------------------------- 4</p><p>　　2.1 振蕩器---

5、---------------------------------------------------------------------------4</p><p>　　2.2 分頻器------------------------------------------------------------------------------6</p><p>　　2.3 計數器-----

6、-------------------------------------------------------------------------6</p><p>　　2.4 顯示器------------------------------------------------------------------------------8</p><p>　　2.5 校時電路------

7、---------------------------------------------------------------------9</p><p>　　第三節(jié) 電路的總體設計與調試--------------------------------------------10</p><p>　　第四節(jié) 設計總結----------------------------------

8、---------------------------------12</p><p>　　附錄----------------------------------------------------------------------------------------------13</p><p>　　參考文獻-------------------------------------

9、-------------------------------------------------17</p><p><b>　　第一節(jié) 系統(tǒng)概述</b></p><p>　　數字電子鐘是由多塊數字集成電路構成的，其中有振蕩器，分頻器，校時電路，計數器，譯碼器和顯示器六部分組成。振蕩器和分頻器組成標準秒信號發(fā)生器，不同進制的計數器產生計數，譯碼器和顯示器進

10、行顯示，通過校時電路實現對時，分的校準。</p><p>　　1.1 系統(tǒng)設計思路與總體方案</p><p>　　數字時鐘基本原理的邏輯框圖如下所示：</p><p>　　由上圖可以看出，振蕩器產生的信號經過分頻器作為產生秒脈沖，秒脈沖送入計數器，計數結果經過“時”、“分”、“秒”，譯碼器，顯示器顯示時間。其中振蕩器和分頻器組成標準秒脈沖信號發(fā)生器，由不同進制的計

11、數器，譯碼器和顯示電路組成計時系統(tǒng)。秒信號送入計數器進行計數，把累計的結果以“時”，“分”、“秒”的數字顯示出來。“時”顯示由二十四進制計數器，譯碼器，顯示器構成；“分”、“秒”顯示分別由六十進制的計數器，譯碼器，顯示器構成；校時電路實現對時，分的校準。</p><p>　　第二節(jié) 單元電路設計與分析</p><p>　　由圖1的系統(tǒng)圖知其由振蕩器、分頻器、計數器、譯碼器、

12、60;顯示器、校正電路組成。</p><p><b>　　振蕩器</b></p><p><b>　　2.1.1</b></p><p>　　秒發(fā)生電路---振蕩器是計時器的核心，振蕩器的穩(wěn)定度和頻率的精確度決定了計時器的準確度。一般來說，振蕩器的頻率越高，計時精度就越高，但耗電量將越大。所以，在設計電路時要根據需要而設計

13、出最佳電路。</p><p>　　在本設計中，采用的是精度不高的，由集成電路555與RC組成的多諧振蕩器。其具體電路如下圖2所示；</p><p>　　接通電源后，電容C1被充電，vC上升，當vC上升到大于2/3VCC時，觸發(fā)器被復位，放電管T導通，此時v0為低電平，電容C1通過R2和T放電，使vC下降。當vC下降到小于1/3VCC時，觸發(fā)器被置位，v0翻轉為高電平。電容器C1放電結束,所

14、需的時間為 ：         </p><p>　　當C1放電結束時，T截止，VCC將通過R1、R2向電容器C1充電，vC由1/3VCC上升到2/3VCC所需的時為：</p><p>　　當vC上升到2/3VCC時，觸發(fā)器又被復位發(fā)生翻轉，如此周而復始，在輸出端就得到一個周期性的

15、方波，其頻率為     </p><p><b>　　。 </b></p><p>　　本設計中，由電路圖和f的公式可以算出，微調R3=60k左右，其輸出的頻率為f=1000Hz.</p><p><b>　　2.1.2</b></p><p>　　振蕩器，除

16、了可以由上一節(jié)介紹的除外，如果對精度有較高要求的話，還可以用石英晶體構成的振蕩器，這里簡單介紹一下：</p><p><b>　　如下電路圖3所示；</b></p><p>　　電路振蕩頻率為100KHz，把石英晶體串接在由非門2，3組成的振蕩反饋電路中，非門4是振蕩器整形緩沖級。憑借與石英晶體串聯的微調電容，可以對振蕩器的頻率作微量的調節(jié)。</p>&

17、lt;p><b>　　2 .2 分頻器</b></p><p>　　分頻器的功能主要有兩個：一個是產生標準秒脈沖信號；二是提供功能擴展電路所需要的信號，如仿電臺報時用的1000Hz的高音頻信號和500Hz的低音頻信號等。</p><p>　　本設計中，由于振蕩器產生的信號頻率太高，要得到標準的秒信號，就需要對所得的信號進行分頻。這里所采用的分頻電路是由3個總規(guī)模

18、計數器74LS90來構成的3級1/10分頻。</p><p>　　其電路圖如下圖4所示:</p><p><b>　　圖4</b></p><p>　　從圖4可以看出，由振蕩器的1000Hz高頻信號從U1的14端輸入，經過3片74LS90的三級1/10分頻，就能從U3的11端輸出得到標準的秒脈沖信號。相應的如果輸入的是100KHz時，就需要5片

19、進行5級分頻，電路圖畫法和上圖4一樣，同理依次類推。</p><p><b>　　2.3計數器</b></p><p>　　由圖1的方框圖可以清楚的看到，顯示“時”、“分”、“秒”需要6片中規(guī)模計數器；其中“秒”、“分”各為60進制計數，“時”為24進制計數。在本設計中均用74LS90來實現：</p><p>　　2.3.1 六十進制計數器&l

20、t;/p><p>　　“秒”計數器電路與“分”計數器電路都是六十進制，它由一級十進制計數器和一級六進制計數器連接構成，如圖5所示，是采用兩片中規(guī)模集成電路74LS90串接起來構成的“秒”，“分”計數器。</p><p><b>　　圖5</b></p><p>　　由圖5可知，U1是十進制計數器，U1的QD作為十進制的進位信號，74LS90N計數器

21、是十進制異步計數器，用反饋清零法來實現十進制計數，U2和與非門組成六進制計數。74LS90N是在CP信號的下降沿觸發(fā)下進行計數，U2的QA和QC相與0101的下降沿，作為“分（時）”計數器的輸入信號。U2的輸出0110高電平1分別送到計數器的R01、R02端清零，74LS90N內部的R01、R02與非后清零而使計數器歸零，完成六進制計數。由此可見，U1和U2串接實現了六十進制計數。</p><p>　　2.3.2

22、 二十進制計數器</p><p>　　“時”計數為24進制的，在本設計中24進制的計數電路也是由兩個74LS90組成的二十四進制計數電路，如圖6所示。</p><p><b>　　圖6</b></p><p>　　由圖6看出，當“時”個位U4計數器輸入端A（14腳）來到第10觸發(fā)信號時，U4計數器清零，進位端QD向U3“時”十位計數器輸入進位信

23、號，當第24個“時”（來自“分”計數器輸出的進位信號脈沖到達時U3計數器的狀態(tài)位“0100”，U4計數器的狀態(tài)為“0010”，此時“時”個位計數器的QC,和“時”十位計數器的QB輸出都為“1”，相與后為“1”。把它們分別送入U3和U4計數器的清零端R01和R02，通過74LS90N內部的與非后清零，計數器復零，從而完成二十四進制計數。</p><p><b>　　2.4顯示器</b><

24、/p><p>　　用七段發(fā)光二極管來顯示譯碼器輸出的數字，顯示器有兩種：共陰極和共陽極顯示器。74LS48譯碼器譯碼的是高電平，所以對應的顯示器應為共陰極顯示器。在本設計中用的是解碼七段排列顯示器，即包含譯碼器的七段顯示器。其圖形管腳如下圖7所示：</p><p><b>　　圖7</b></p><p>　　U2是一個解碼七段排列顯示器，由1、2

25、、3、4腳輸入二進制數，就可顯示數字；</p><p>　　而U3是個譯碼器，和未解碼的七段顯示管U1也可以構成顯示器，連接如上面所示。</p><p><b>　　2.5較時電路</b></p><p>　　當剛接通電源或計時出現誤時，都需要對時間進行校正。校正電路如下圖8所示：</p><p><b>　　

26、圖8</b></p><p>　　第三章 電路的總體設計與調試</p><p>　　由第二章介紹的電路各個部分的子電路構成的各個部分的功能，再由第一章的數字時鐘的系統(tǒng)原理框圖，可以清楚的知道了總體的電路情況。下面圖9（下一頁）就時本設計的總體電路：</p><p>　　由圖9可以看出和清楚的整個數字時鐘的總體工作原理和整個工作過程：</p>

27、<p>　　由555和RC構成的振蕩器產生的1000Hz的高頻信號經過由3片74LS90構成的1/1000分頻的分頻器后得到標準的秒脈沖信號，進入60進制的“秒”計時，“秒”的分位進入60進制的“分”計時，最后，由分的“時”進位進入24進制的“時”計時。</p><p>　　在電路中，還有由門電路和開關構成的校時電路對電路的“時”，“分”進行校時，得到正確的時間。</p><p&g

28、t;　　圖2-圖7各個部分功能的電路和圖9的總體數字時鐘的電路均在電子電路計算機仿真軟件Multisim2001中進行調試和仿真二得到的。</p><p><b>　　第四節(jié) 設計總結</b></p><p>　　通過本次設計，使我對已學過的電路、數電、模電等電子技術的知識有了更深一步的了解，鍛煉和培養(yǎng)了自己利用已學知識來分析和解決實際問題的能力。對自己以后的學習和工

29、作有很大的幫助。</p><p>　　剛開始做這個設計的時候感覺自己什么都不知道怎么下手，腦子里比較浮躁和零亂。但通過一段時間的努力，通過重溫數電，模電等電子技術的書籍，還有通過查看相關的設計技術以及一些參考文獻，再加之在老師的指導和周圍同學的幫助下，使我對自己的本設計有了熟練的掌握。</p><p>　　在整個的設計過程中我充滿了激情和用心。記得在電子電工實習的時候，也是用滿腔的熱情來完

30、成各項實習任務，并在每項實習項目中都達到了優(yōu)秀的成績。 所以，我相信自己的實際動手能力，并一向的加強自己在這方面的努力。在這次的電子技術設計中亦是如此，用自己的雙手和滿腔的熱情來完成各個環(huán)節(jié)，不斷的在圖書管查看相關資料和期刊文獻，特別在Internt上也收收獲了很多新鮮的東西。這次設計更讓我熟悉了一些常用集成邏輯電路和其相應芯片的使用。</p><p>　　雖然，在本設計中所用的方案不是最好的，但我想其中的原理是

31、最基本的；雖然其中可能出現的誤差會計較大些，但是是最經濟的和實用的，我想在下去的一段時間里，我會將其的實物在一個PLC板實現出來，當然也有可能做成一個成型的數字時鐘哦.</p><p>　　最后，我要衷心的感謝唐老師給了我一次實踐的機會，讓我更加深刻地了解和認識到了自己的優(yōu)點和不足，通過這個課程設計我發(fā)現了我好多知識都不熟悉甚至有的東西我根本就不知道，這讓我感到了要學習的東西還有很多很多。因此使我更堅定了在以后的

32、學習中要扎實好基礎，闊廣知識面。</p><p>　　附錄 部分芯片功能參數表</p><p>　　5.1.1 74LS90</p><p>　　74LS90的引腳圖如下圖10所示</p><p><b>　　圖10</b></p><p>　　74LS90的功能表</p>&l

33、t;p>　　5.1.2 74LS48</p><p>　　74LS48的引腳圖如下圖11所示：</p><p>　　74LS48的功能表：</p><p>　　5.1.3 555</p><p>　　555定時器（又稱時基電路）是一個模擬與數字混合型的集成電路。555定時器是一種應用極為廣泛的中規(guī)模集成電路。該電路使用靈活、方

34、便，只需外接少量的阻容元件就可以構成單穩(wěn)、多諧和施密特觸發(fā)器。因而廣泛用于信號的產生、變換、控制與檢測。    目前生產的定時器有雙極型和CMOS兩種類型，其型號分別有NE555(或5G555)和C7555等多種。它們的結構及工作原理基本相同。通常，雙極型定時器具有較大的驅動能力，而CMOS定時器具有低功耗、輸入阻抗高等優(yōu)點。555定時器工作的電源電壓很寬，并可承受較大的負載電流。雙極型定時器電

35、源電壓范圍為5～16V，最大負載電流可達200mA；CMOS定時器電源電壓范圍為3～18V，最大負載電流在4mA以下。</p><p>　　555的引腳圖如下圖12：</p><p><b>　　圖12</b></p><p>　　555的內部電路和功能：</p><p><b>　　圖13</b>

36、;</p><p>　　上面圖13 是555定時器內部組成框圖。它主要由兩個高精度電壓比較器A1、A2，一個RS觸發(fā)器，一個放電三極管和三個5KΩ電阻的分壓器而構成。</p><p>　　它的各個引腳功能如下：</p><p>　　1腳：外接電源負端VSS或接地，一般情況下接地。</p><p>　　8腳：外接電源VCC，雙極型時基電路VCC

37、的范圍是4.5 ~ 16V，CMOS型時基電路VCC的范圍為3 ~ 18V。一般用5V。</p><p><b>　　3腳：輸出端Vo</b></p><p><b>　　2腳：低觸發(fā)端</b></p><p><b>　　6腳：TH高觸發(fā)端</b></p><p>　　4腳：

38、是直接清零端。當端接低電平，則時基電路不工作，此時不論、TH處于何電平，時基電路輸出為“0”，該端不用時應接高電平。</p><p>　　5腳：VC為控制電壓端。若此端外接電壓，則可改變內部兩個比較器的基準電壓，當該端不用時，應將該端串入一只0.01μF電容接地，以防引入干擾。</p><p>　　7腳：放電端。該端與放電管集電極相連，用做定時器時電容的放電。</p><

39、;p>　　在1腳接地，5腳未外接電壓，兩個比較器A1、A2基準電壓分別為的情況下，其功能如下表：</p><p>　　555定時器的功能表</p><p><b>　　參考文獻</b></p><p>　　（1）康華光.電子技術基礎(第五版).北京：高等教育出版社;2005.</p><p>　?。?）閻石．數字電

40、子技術基礎（第四版）. 北京：高等教育出版社,2005.</p><p>　　(3)黃智偉.電子電路計算機仿真設計與分析.北京：電子工業(yè)出版社,2006.</p><p>　?。?）呂思忠 施齊云.數字電路實驗與課程設計.哈爾濱:哈爾濱工程大學出版社；2001.</p><p>　?。?）毛期儉等；數字電路與邏輯設計實驗及應用.北京；人民郵電出版社；2005 .&l