多功能數(shù)字鐘課程設(shè)計(jì)報(bào)告

1、<p><b>　　多功能數(shù)字鐘課程</b></p><p><b>　　設(shè)計(jì)報(bào)告</b></p><p><b>　　班級(jí)： </b></p><p><b>　　姓名： </b></p><p><b>　　學(xué)號(hào)： </b&g

2、t;</p><p><b>　　指導(dǎo)老師： </b></p><p>　　完成日期：2012年1月10日</p><p><b>　　設(shè)計(jì)任務(wù)及要求</b></p><p>　　擁有正常的是、分、秒計(jì)時(shí)功能；</p><p>　　能利用實(shí)驗(yàn)板上的案件實(shí)現(xiàn)校時(shí)、較分及秒清零功

3、能；</p><p>　　能利用實(shí)驗(yàn)板上的揚(yáng)聲器做整點(diǎn)報(bào)時(shí)；</p><p><b>　　鬧鐘功能；</b></p><p>　　在MAXPLUS Ⅱ中采用層次化方法進(jìn)行設(shè)計(jì)；</p><p>　　完成全部電路設(shè)計(jì)后在實(shí)驗(yàn)板上下載，驗(yàn)證設(shè)計(jì)課題的正確性。</p><p><b>　　設(shè)計(jì)

4、方案</b></p><p><b>　　計(jì)時(shí)模塊</b></p><p>　　該模塊的設(shè)計(jì)相對(duì)簡(jiǎn)單，使用一個(gè)二十四進(jìn)制和兩個(gè)六十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)，構(gòu)成數(shù)字鐘的基本框架。二十四進(jìn)制計(jì)數(shù)器用于計(jì)時(shí)，六十進(jìn)制計(jì)數(shù)器用于計(jì)分和計(jì)秒。只要給秒計(jì)數(shù)器一個(gè)1Hz的時(shí)鐘脈沖,則可以進(jìn)行正常計(jì)時(shí)。分計(jì)數(shù)器以秒計(jì)數(shù)器的進(jìn)位作為計(jì)數(shù)脈沖，小時(shí)計(jì)數(shù)器以分計(jì)數(shù)器的進(jìn)位作為技術(shù)脈沖。

5、</p><p><b>　　校時(shí)模塊</b></p><p>　　校時(shí)模塊設(shè)計(jì)要求實(shí)現(xiàn)校時(shí)、較分及秒清零的功能。</p><p>　　打開(kāi)校時(shí)鍵，小時(shí)計(jì)數(shù)器迅速遞增以調(diào)至所需要的小時(shí)位；</p><p>　　打開(kāi)較分鍵，分計(jì)數(shù)器迅速遞增至所需要的分位；</p><p>　　打開(kāi)清零鍵，將秒計(jì)數(shù)器

6、清零。</p><p>　　為此，可以用VHDL語(yǔ)言設(shè)計(jì)一個(gè)器件，該器件的功能是用3個(gè)波動(dòng)開(kāi)關(guān)控制校時(shí)功能：清零鍵打開(kāi)時(shí)，秒計(jì)數(shù)器的清零端為‘0’；較分鍵打開(kāi)時(shí)分計(jì)數(shù)器的使能端為‘1’，進(jìn)位端輸出為零，同時(shí)給予它一個(gè)4Hz的時(shí)鐘信號(hào)；校時(shí)鍵打開(kāi)小時(shí)計(jì)數(shù)器使能端為‘1’，時(shí)鐘信號(hào)為4Hz。</p><p><b>　　整點(diǎn)報(bào)時(shí)功能</b></p><

7、p>　　該模塊的功能是：計(jì)時(shí)到59分50秒時(shí)，每?jī)擅胍淮蔚鸵魣?bào)時(shí)，整點(diǎn)時(shí)進(jìn)行高音報(bào)時(shí)。</p><p>　　方法是用VHDL語(yǔ)言設(shè)計(jì)一個(gè)器件，其輸入端與計(jì)時(shí)器分、秒的輸出端相接。當(dāng)時(shí)間為59分50秒、52秒、54秒、56秒、58秒時(shí)編號(hào)為hz500的輸出端為‘1’，否則為‘0’。當(dāng)00分00秒時(shí)編號(hào)為hz1k的輸出端為‘1’，否則為‘0’。 hz500的輸出端與500hz的連線同接在與門上， Hz1k的輸出

8、端與1khz的連線同接在與門上，2個(gè)與門輸出端接在一個(gè)或門上，輸出端連在揚(yáng)聲器上。</p><p><b>　　分頻模塊</b></p><p>　　在本系統(tǒng)中需要用到多種不同頻率的脈沖信號(hào)，所有這些脈沖信號(hào)均可以通過(guò)一個(gè)基準(zhǔn)頻率器生成?；鶞?zhǔn)頻率器就是一個(gè)進(jìn)制很大的計(jì)數(shù)器，利用計(jì)數(shù)器的分頻功能，從不同的輸出位得到所需要的脈沖信號(hào)。</p><p&g

9、t;<b>　　動(dòng)態(tài)顯示</b></p><p>　　用VHDL語(yǔ)言設(shè)計(jì)2個(gè)器件。第1個(gè)器件的功能是接入計(jì)數(shù)器的各個(gè)輸出端，再把所接入的各位數(shù)上的數(shù)據(jù)按所在位置分別輸出，同時(shí)控制相應(yīng)的數(shù)碼管亮起。而第2個(gè)器件接受第一個(gè)器件的數(shù)據(jù)，將其編譯成七段LED顯示器所需的7個(gè)信號(hào)。</p><p><b>　　鬧鐘模塊</b></p><

10、;p>　　鬧鐘模塊要求數(shù)字鐘計(jì)時(shí)到所設(shè)定的任意時(shí)間均能驅(qū)動(dòng)揚(yáng)聲報(bào)時(shí)。編寫一個(gè)新器件，在調(diào)用一個(gè)二十四進(jìn)制計(jì)數(shù)器，一個(gè)六十進(jìn)制計(jì)數(shù)器和一個(gè)校時(shí)模塊。用校時(shí)模塊調(diào)整兩個(gè)計(jì)時(shí)器的時(shí)間至所需時(shí)間，將其接入到新器件中。該器件同時(shí)接入計(jì)時(shí)器信號(hào)，當(dāng)兩個(gè)時(shí)間相同時(shí)，控制揚(yáng)聲器響起。</p><p>　　另再編寫一個(gè)新器件，該器件可以控制鬧鐘的開(kāi)關(guān)，同時(shí)可以切換鬧鐘的設(shè)定時(shí)間與計(jì)時(shí)器的時(shí)間顯示。</p>&l

11、t;p><b>　　程序清單：</b></p><p><b>　　頂層圖</b></p><p><b>　　六十進(jìn)制計(jì)數(shù)器</b></p><p><b>　　二十四進(jìn)制計(jì)數(shù)器</b></p><p><b>　　校時(shí)：</b&g

12、t;</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity jiaoshi_44 is</p><p>　　port(clk,s

13、,m,h:in std_logic;</p><p>　　a,b,c,sclr,men,hen1,hen2:out std_logic);</p><p>　　end jiaoshi_44 ;</p><p>　　architecture hz of jiaoshi_44 is</p><p>　　signal count:std_log

14、ic_vector(2 downto 0);</p><p>　　signal hz4,hz1:std_logic;</p><p><b>　　begin</b></p><p>　　process(clk) </p><p><b>　　begin</b></p><p>

15、;　　if (clk'event and clk='1') then </p><p>　　if (count="111") then </p><p>　　count<="000"; </p><p><b>　　else</b></p><p>　

16、　count<= count+1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　hz4<=count(0);</p><p>　　hz1<=count(2);</p><p>　

17、　if(s='0') then</p><p><b>　　a<=hz1;</b></p><p>　　sclr<='1';</p><p><b>　　else</b></p><p>　　sclr<='0';</p>

18、<p><b>　　end if;</b></p><p>　　if(m='0') then</p><p>　　b<=hz1;men<='0';hen1<='1';</p><p><b>　　else</b></p><p

19、><b>　　b<=hz4;</b></p><p><b>　　men<='1';</b></p><p>　　hen1<='0';</p><p><b>　　end if;</b></p><p>　　if(h=&#

20、39;0') then</p><p><b>　　c<=hz1;</b></p><p>　　hen2<='0';</p><p><b>　　else</b></p><p>　　c<=hz4;hen2<='1';</p>

21、;<p><b>　　end if;</b></p><p>　　end process; </p><p><b>　　end hz;</b></p><p><b>　　整點(diǎn)報(bào)時(shí)：</b></p><p>　　library ieee; </p>

22、<p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity zheng_44 is</p><p>　　port(min1,min0,sec1,sec0:in std_logic_vector(3 downto 0); <

23、;/p><p>　　hz500,hz1k:out std_logic);</p><p>　　end zheng_44;</p><p>　　architecture behave of zheng_44 is</p><p><b>　　begin</b></p><p>　　process(min

24、0) </p><p><b>　　begin</b></p><p>　　hz500<='0';</p><p>　　hz1k<='0';</p><p>　　if min1="0101" and min0="1001" then&l

25、t;/p><p>　　if sec1="0101"and (sec0="0000" or sec0="0010" or sec0="0100" or</p><p>　　sec0="0110" or sec0="1000") then</p><p>

26、;　　hz500<='1';</p><p><b>　　else</b></p><p>　　hz500<='0';</p><p><b>　　end if;</b></p><p><b>　　end if; </b></

27、p><p>　　if min1="0000" and min0="0000"and sec1="0000" and sec0="0000" then</p><p>　　hz1k<='1';</p><p><b>　　else</b></p

28、><p>　　hz1k<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　end behave;</p><p><b>　　分頻功能：</b></p><p

29、>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity fenpin11_44 is</p><p>　　port(clk:in std_logic;</p

30、><p>　　hz512,hz256,hz128,hz64,hz32,hz16,hz8,hz4,hz2,hz1,hz05:out std_logic);</p><p>　　end fenpin11_44 ;</p><p>　　architecture hz of fenpin11_44 is</p><p>　　signal count:

31、std_logic_vector(10 downto 0);</p><p><b>　　begin</b></p><p>　　process(clk) </p><p><b>　　begin</b></p><p>　　if (clk'event and clk='1'

32、) then </p><p>　　if (count="11111111111") then </p><p>　　count<="00000000000"; </p><p><b>　　else</b></p><p>　　count<= count+1;<

33、/p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process; </p><p>　　hz512 <= count(0); </p><p>　　hz256 <= count(1);&

34、lt;/p><p>　　hz128<=count(2);</p><p>　　hz64 <= count(3);</p><p>　　hz32<=count(4);</p><p>　　hz16<=count(5);</p><p>　　hz8<=count(6);</p>&l

35、t;p>　　hz4<=count(7);</p><p>　　hz2<=count(8);</p><p>　　hz1<=count(9);</p><p>　　hz05<=count(10);</p><p><b>　　end hz;</b></p><p>&l

36、t;b>　　動(dòng)態(tài)顯示模塊：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　use ieee.std_logic_arith.all;

37、</p><p>　　entity select61_44 is</p><p><b>　　port(</b></p><p>　　clk:in std_logic;</p><p>　　sec1,sec0,min1,min0,h1,h0:in std_logic_vector(3 downto 0);</p&g

38、t;<p>　　selout:out std_logic_vector(3 downto 0);</p><p>　　sel:out std_logic_vector(5 downto 0));</p><p>　　end select61_44;</p><p>　　architecture fun of select61_44 is</p&g

39、t;<p>　　signal count:std_logic_vector(2 downto 0);</p><p><b>　　begin</b></p><p>　　process(clk)</p><p><b>　　begin</b></p><p>　　if(clk'

40、event and clk='1') then</p><p>　　if(count>="101") then</p><p>　　count<="000";</p><p><b>　　else</b></p><p>　　count<=coun

41、t+1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　case count is</p><p>　　when"000"=>selout<= sec0;</p><p&

42、gt;　　when"001"=>selout<= sec1;</p><p>　　when"010"=>selout<= min0;</p><p>　　when"011"=>selout<= min1;</p><p>　　when"100"=>

43、;selout<=h0;</p><p>　　when others =>selout<=h1;</p><p><b>　　end case;</b></p><p>　　case count is</p><p>　　when"000"=>sel<="000

44、001";</p><p>　　when"001"=>sel<="000010";</p><p>　　when"010"=>sel<="000100";</p><p>　　when"011"=>sel<="0

45、01000";</p><p>　　when"100"=>sel<="010000";</p><p>　　when others =>sel<="100000";</p><p><b>　　end case;</b></p><

46、p>　　end process;</p><p><b>　　end fun;</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity decoder47_44 is</p><p&g

47、t;　　port(a:in std_logic_vector(3 downto 0);</p><p>　　b:out std_logic_vector(6 downto 0));</p><p>　　end decoder47_44;</p><p>　　architecture behavior of decoder47_44 is</p><

48、;p><b>　　begin</b></p><p>　　with a select</p><p>　　b<="1111110"when"0000",</p><p>　　"0110000"when"0001",</p><p>

49、;　　"1101101"when"0010",</p><p>　　"1111001"when"0011",</p><p>　　"0110011"when"0100",</p><p>　　"1011011"when"

50、;0101",</p><p>　　"1011111"when"0110",</p><p>　　"1110000"when"0111",</p><p>　　"1111111"when"1000",</p><p&g

51、t;　　"1111011"when"1001",</p><p>　　"XXXXXXX"when others;</p><p>　　end behavior;</p><p><b>　　鬧鐘：</b></p><p>　　library ieee; <

52、/p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity naozhong_44 is</p><p>　　port(min1,min0,h1,h0,fen1,fen0,shi1,shi0:in std_log

53、ic_vector(3 downto 0); </p><p>　　hz1k:out std_logic);</p><p>　　end naozhong_44;</p><p>　　architecture behave of naozhong_44 is</p><p><b>　　begin</b><

54、/p><p>　　process(min0)</p><p><b>　　begin</b></p><p>　　hz1k<='0';</p><p>　　if min1<=fen1 and min0<=fen0 and h1<=shi1 and h0<=shi0 then<

55、;/p><p>　　hz1k<='1';</p><p>　　else hz1k<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　end behave;</p>

56、;<p>　　library ieee; </p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity nao_switch_44 is</p><p>　　port(key,show:in

57、std_logic;</p><p>　　sec1,sec0,min1,min0,h1,h0,fen1,fen0,shi1,shi0:in std_logic_vector(3 downto 0); </p><p>　　secout1,secout0,minout1,minout0,hout1,hout0:out std_logic_vector(3 downto 0); &l

58、t;/p><p>　　hz1k:out std_logic);</p><p>　　end nao_switch_44;</p><p>　　architecture behave of nao_switch_44 is</p><p><b>　　begin</b></p><p>　　proces

59、s(key,show)</p><p><b>　　begin</b></p><p>　　if key='1' then</p><p>　　hz1k<='1';</p><p>　　else hz1k<='0';</p><p>

60、;<b>　　end if;</b></p><p>　　if show='0' then</p><p>　　secout1<=sec1;secout0<=sec0;minout1<=min1;minout0<=min0;hout1<=h1;hout0<=h0;</p><p><b&

61、gt;　　else</b></p><p>　　secout1<="0000";secout0<="0000";minout1<=fen1;minout0<=fen0;hout1<=shi1;hout0<=shi0;</p><p><b>　　end if;</b></p&

62、gt;<p>　　end process;</p><p>　　end behave;</p><p><b>　　4、實(shí)驗(yàn)結(jié)果：</b></p><p>　　通過(guò)管教鎖定，使6個(gè)數(shù)碼管能動(dòng)態(tài)顯示出時(shí)間。鍵1為使能端，鍵2為清零端，鍵3至鍵5分別對(duì)時(shí)、分、秒校時(shí)，鍵6為鬧鐘開(kāi)關(guān)，鍵7為鬧鐘顯示與計(jì)時(shí)器顯示的切換，鍵8與鍵9為鬧鐘的

63、校時(shí)與較分。經(jīng)過(guò)試驗(yàn)，所有功能均能正常運(yùn)行。</p><p><b>　　5、實(shí)驗(yàn)總結(jié)：</b></p><p>　　通過(guò)試驗(yàn)，最終證明此設(shè)計(jì)能正常的工作，實(shí)驗(yàn)過(guò)程中，大多數(shù)問(wèn)題在自己的調(diào)試下都得到了解決，培養(yǎng)了獨(dú)立思考解決問(wèn)題的習(xí)慣。學(xué)會(huì)了電路的故障排查，學(xué)會(huì)了怎樣從問(wèn)題出發(fā)，找到問(wèn)題的根源，然后用相應(yīng)的方法來(lái)解決問(wèn)題。培養(yǎng)了嚴(yán)謹(jǐn)細(xì)心認(rèn)真的品質(zhì)。</p>