低成本倒裝芯片封裝策略.pdf

1、本論文基于尋找低成本倒裝封裝方案,首先分析了引線鍵合(Wirebonding)和凸點制作(Bumping)技術(shù)、固定資產(chǎn)投入和不同的工藝,發(fā)現(xiàn)如果采用現(xiàn)有設(shè)備和現(xiàn)有工藝將是一條捷徑。利用Wirebonding技術(shù)形成凸點(Bump)將是低成本策略的最佳選擇。
　　 采用陣列結(jié)構(gòu)Pad排布,不僅可以減小芯片面積,而且最適合倒裝封裝方案。分析表明,為了采用陣列結(jié)構(gòu)的Pad分布,同時滿足低成本倒裝芯片封裝工藝的要求,Pad需要放置在有

2、源器件上面(POC結(jié)構(gòu))。為了找到可行的POC結(jié)構(gòu),本論文制作了不同的測試芯片,并對它們的封裝工藝進行了考核,即頂層金屬(TOPMetal)厚度增加到1.2μm,同時增加一層Metal作為緩沖層(采用回形和線性兩種分布)。為了避免封裝過程其它工藝流程的影響,芯片分別采取了陶瓷和塑料兩種封裝。實驗發(fā)現(xiàn)這兩種封裝的芯片測試結(jié)果非常類似,說明封裝過程中其它工藝流程對POC結(jié)構(gòu)的影響非常小,對POC結(jié)構(gòu)的主要影響集中在引線鍵合過程。通過對不同結(jié)

3、構(gòu)的測試芯片進行測試發(fā)現(xiàn),對POC結(jié)構(gòu)進行引線鍵合會引起閾值電壓(Vt)和開態(tài)電流(Ion)的增加。對于增加了緩沖層的測試芯片,雖然Vt和Ion有所增大,但是它們是在工藝許可的范圍之內(nèi)。同時還發(fā)現(xiàn),采用回字結(jié)構(gòu)緩沖層的測試芯片,其Vt和Ion的變化幅度都相對較小,因此采用該類緩沖層是比較好的選擇。此外,上述兩種緩沖層結(jié)構(gòu)的芯片均順利通過了推力試驗和可靠性試驗,表明這兩種結(jié)構(gòu)均已經(jīng)達到應(yīng)用的要求。
　　 因此,利用引線鍵合工藝形成