基于NIOSⅡ的信號采集處理IP終端設(shè)計(jì).pdf

1、該論文基于NIOS Ⅱ軟核處理器和Altera的FPGA芯片技術(shù)，對地震發(fā)生后災(zāi)害現(xiàn)場數(shù)據(jù)的采集處理，并將數(shù)據(jù)通過以太網(wǎng)進(jìn)行遠(yuǎn)程傳輸進(jìn)行了研究。以SOPC技術(shù)為實(shí)現(xiàn)手段，將信號采集和傳輸硬件電路通過可編程片上系統(tǒng)來實(shí)現(xiàn)，其特點(diǎn)是將對ADC的控制、數(shù)字信號的濾波、。TCP/IP協(xié)議的設(shè)計(jì)，通過FPGA芯片集成在一起，以32位CPU，NIOS Ⅱ?qū)崿F(xiàn)對整個(gè)系統(tǒng)的狀態(tài)控制。通過在NIOS Ⅱ中嵌入kTCP/IP協(xié)議，從而實(shí)現(xiàn)無PC終端機(jī)的簡易

2、網(wǎng)絡(luò)傳輸。 該設(shè)計(jì)主要從以下四個(gè)方面展開研究。利用FPGA的邏輯功能進(jìn)行了對ADC芯片工作的控制，使其在規(guī)定的時(shí)間內(nèi)與SOPC進(jìn)行數(shù)據(jù)接口，并對ADC各引腳時(shí)序進(jìn)行控制，使兩者協(xié)調(diào)同步工作，編制了相應(yīng)的VHDL語言程序。其二，采用SOPC Builder和利用Matlab的DSP：Bullder進(jìn)行DSP模塊設(shè)計(jì)，實(shí)現(xiàn)基于NIOSⅡ 32位CPU核的FIR濾波器功能，創(chuàng)建了相應(yīng)的C/C++和匯編的宏代碼，使得軟件可以訪問用戶自定

3、義邏輯。對頂層設(shè)計(jì)產(chǎn)生的VHDI，的RTL代碼和仿真文件進(jìn)行了綜合、編譯適配以及仿真。選擇DSP Builder自動(dòng)調(diào)用Quartus Ⅱ等EDA軟件，完成綜合、網(wǎng)表生成和Quartus Ⅱ適配，直至在Matlab辛完成FPGA的配置下載過程。其三，應(yīng)用嵌入式操作系統(tǒng)uC/OS Ⅱ進(jìn)行了本系統(tǒng)的操作系統(tǒng)設(shè)計(jì)矛IuC/OS-Ⅱ平臺(tái)下的LwlP移植，為操作系統(tǒng)模擬層在底層操作系統(tǒng)和LwlP之間提供接口。這樣，在移植LwlP到一個(gè)新的目標(biāo)系統(tǒng)