90nm CMOS器件中氧化硅與氮化硅邊墻工藝研究.pdf

1、隨著CMOS器件單元尺寸不斷縮小,柵長變短,柵厚變薄,結(jié)深變淺。這勢必要求采用超淺結(jié)工藝來降低源漏擴(kuò)展區(qū)(Source Drain Extension)與柵重疊區(qū)域(Overlap)的電容,抑制短溝道效應(yīng)。通過應(yīng)用低溫氧化硅和氮化硅邊墻工藝可以減少硼離子的擴(kuò)散,獲得PMOS的超淺結(jié)。
　　 本課題主要研究90nm及65nm CMOS器件中氧化硅與氮化硅邊墻工藝,特別是低溫氧化硅與氮化硅薄膜工藝,以及它在90nm及65nm CMO

2、S多晶硅柵邊墻工藝中對于飽和電流、電阻率、重疊電容和短溝道器件性能的改善。
　　 首先,本課題比較了低溫氧化硅與氮化硅薄膜的沉積生產(chǎn)設(shè)備,分析沉積所用材料性能和沉積技術(shù)。ALD法可以從均勻性和臺階覆蓋率上取得優(yōu)勢,LPCVD法可以從沉積率和使用周期上取得優(yōu)勢。
　　 然后,本課題開發(fā)了低溫沉積的氧化硅與氮化硅薄膜工藝,測試薄膜的特性,得到多方面特性數(shù)據(jù),包括薄膜的均勻性、折射率、沉積率、腐蝕率、收縮效應(yīng)、應(yīng)力、ALD氧化

3、硅和氮化硅沉積線性度等。所研究低溫氧化硅和氮化硅薄膜不均勻性都在3％技術(shù)規(guī)格內(nèi)。但采用LPCVD低壓氣相化學(xué)沉積法得到的氧化硅硅片內(nèi)部不均勻性是ALD原子層沉積法的3倍到5倍,達(dá)到1.5％到2.8％:ALD沉積氧化硅和氮化硅的周期循環(huán)沉積線性度可以大于0.99,可以很好地控制薄膜厚度。而溫度對于氧化硅薄膜腐蝕率有顯著影響,也對薄膜收縮效應(yīng)產(chǎn)生明顯改變。
　　 本課題把低溫氧化硅與氮化硅薄膜邊墻工藝應(yīng)用在90nm工藝中,得到比傳統(tǒng)