片上系統(tǒng)芯片（SoC）的CP測試程序優(yōu)化及良率提升.pdf

1、在進入納米科技的今天，片上系統(tǒng)芯片(SoC)已經(jīng)大量出現(xiàn)，多個功能模塊集合在一個芯片里，結(jié)合工藝水平的不斷進步，從而成功的實現(xiàn)集成電路更小更快的目標。一般而言，片上系統(tǒng)芯片SOC生產(chǎn)的各個環(huán)節(jié)均具高成本性，包括晶圓，測試和封裝。 因為其設(shè)計功能的復(fù)雜性，所以它的測試也是相當?shù)木哂刑魬?zhàn)性，SOC測試一般包括兩個部分，即裸晶測試(CP)和封裝后測試(FT)。也是因為它的高成本性，所以如何優(yōu)化CP測試程序也就顯得日益重要，一個好的CP

2、測試程序才能保證在最低的測試時間里既不會誤殺(over-rejecting)好的芯片造成晶圓成本損失，也不會誤放(under—rejecting)壞的芯片造成封裝成本損失：而且SOC的測試包括很多的高頻和模擬信號測試，因此一個好的CP程序必須具備很高的穩(wěn)定性，才能便于測試廠生產(chǎn)控制。 而SOC通常具有非常多的門級，一般也會采用比較先進的工藝，晶圓成本也就價值不菲了。良率，即Yield=完好的芯片數(shù)／每片晶圓上所有的芯片數(shù)，好的良

3、率才能帶來高的利潤，可是SOC因為其電路的復(fù)雜，良率提升往往也不易實現(xiàn)，手段非常有限，因此好的SOC設(shè)計都必須考慮到了后面的失效分析，提供一些特殊的測試的手段來幫助工廠盡快找到失效的原因，從而快速提升良率，而用SOC中內(nèi)嵌式SRAM的故障失效分析就是一種非常有效的方法。 本論文基于一塊無線通訊芯片，通過上面兩個方面的努力，最終讓我們工廠可以幫助設(shè)計公司用最低的成本取的最優(yōu)化的穩(wěn)定的產(chǎn)品良率。 第一章簡單介紹SOC的CP測