1Mb高速低功耗SRAM的設(shè)計(jì).pdf

1、大的位線電容是片上高速緩存性能的主要瓶頸。本論文中通過使用分級(jí)分割位線的方法降低了存儲(chǔ)器的位線電容，進(jìn)而也降低了SRAM的動(dòng)態(tài)功耗。修正并推導(dǎo)了文獻(xiàn)中的功耗、讀取時(shí)間以及如何分塊的方程。結(jié)合推導(dǎo)的公式，對(duì)存儲(chǔ)矩陣的結(jié)構(gòu)進(jìn)行劃分，通過計(jì)算表明，采用HDBL結(jié)構(gòu)的存儲(chǔ)矩陣所使用的晶體管的數(shù)目只比普通結(jié)構(gòu)的存儲(chǔ)矩陣多4.1％。通過對(duì)HDBL結(jié)構(gòu)的存儲(chǔ)單元進(jìn)行讀寫操作對(duì)管子尺寸的約束以及SNM的推導(dǎo)和仿真，確定了此結(jié)構(gòu)存儲(chǔ)單元的管子尺寸。仿真結(jié)

2、果表明，采用此結(jié)構(gòu)的存儲(chǔ)單元的穩(wěn)定性更高。以降低功耗為主要目的，又對(duì)存儲(chǔ)矩陣進(jìn)行了分塊，并對(duì)此SRAM進(jìn)行了合理的布局。在SRAM的外圍電路的設(shè)計(jì)中，采用分塊譯碼、預(yù)譯碼、分級(jí)譯碼來提高譯碼速度和降低功耗。采用文獻(xiàn)所提出的電流靈敏放大器電路來進(jìn)行讀操作的放大。仿真結(jié)果表明，T=25℃，頻率為10MHz時(shí)，采用上述結(jié)構(gòu)的譯碼速度分別為：行譯碼1.48ns，列譯碼以及塊譯碼0.27ns,靈敏放大器的速度為0.29ns。此HDBL SRAM在