基于FPGA的LD-CELP語音編解碼器設(shè)計(jì).pdf

1、LD-CELP(Low Delay—Code Excited Linear Prediction)語音編碼技術(shù)是ITU-T1992年頒布的低延遲語音編碼標(biāo)準(zhǔn),其單向編碼延遲小于2ms,主觀評價(jià)MOS分為4.0。該標(biāo)準(zhǔn)采用向后自適應(yīng)技術(shù)。其指標(biāo)參數(shù)達(dá)到了進(jìn)入公眾通信網(wǎng)的要求。該標(biāo)準(zhǔn)被廣泛應(yīng)用于數(shù)字衛(wèi)星系統(tǒng)、數(shù)字線路倍增設(shè)備(DCME)、綜合業(yè)務(wù)數(shù)字網(wǎng)(ISDN)、公共交換電話網(wǎng)(PSTN)、話音存儲轉(zhuǎn)發(fā)系統(tǒng)等領(lǐng)域。
　　 本文對L

2、D-CELP語音編解碼算法進(jìn)行研究,根據(jù)該標(biāo)準(zhǔn)算法特點(diǎn),設(shè)計(jì)編碼器硬件的體系構(gòu)架。語音編解碼算法中的運(yùn)算功能由內(nèi)嵌DSP軟核完成,編解碼輸入輸出部分由專門的輸入輸出控制模塊處理并緩存,編解碼過程中的常數(shù)存儲在常數(shù)ROM中,中間變量存儲在片上SRAM中。軟件設(shè)計(jì)方面,采用DSP嵌入軟件代碼實(shí)現(xiàn)運(yùn)算部分的功能,嵌入軟件通過編寫匯編代碼實(shí)現(xiàn)。匯編代碼通過專用編譯器被編譯成二進(jìn)制指令集,并最終存儲在程序ROM中。
　　 本文基于NC-V

3、ERILOG和SIMVISION仿真軟件進(jìn)行軟硬件的協(xié)同仿真,仿真輸入采用ITU標(biāo)準(zhǔn)測試向量,仿真產(chǎn)生的波形驗(yàn)證了本設(shè)計(jì)功能的正確性。將上述設(shè)計(jì)下載到FPGA開發(fā)系統(tǒng),完成FPGA上最終功能的實(shí)現(xiàn)。本設(shè)計(jì)共包含20k邏輯門,10k片上ROM,10k片上SRAM,工作頻率小于30MHz。所采用的FPGA為XILINX公司SPATRANⅢ系列產(chǎn)品中的XC3S1000芯片,此芯片擁有100萬系統(tǒng)門,17280個邏輯單元。最后通過在FPGA外部