基于RTL級實現(xiàn)的ADPCM編解碼器.pdf

1、該課題是在Intel 1992年用軟體實現(xiàn)的一種ADPCM算法的基礎上,以硬件方式來實現(xiàn)語音數(shù)據(jù)的編碼和解碼.當采用16KHz的采樣頻率,采樣數(shù)據(jù)為16位PCM時,數(shù)據(jù)傳輸速率為256kbps,當被壓縮為4位ADPCM格式數(shù)據(jù)后,數(shù)據(jù)傳輸速率減少到64kbps;采用8KHz的采樣頻率時,數(shù)據(jù)傳輸速率為32kbps.因此數(shù)據(jù)傳輸所需要的信道帶寬也相應減少.此處理器只適用于16位線性PCM格式的數(shù)據(jù)輸入,內含一個編碼器和一個解碼器,可以同時

2、進行一個信道編碼和一個信道解碼,而且當不需要進行壓縮編碼時可以通過一個旁路電路直接輸出16位PCM數(shù)據(jù);主時鐘與PCM數(shù)據(jù)端時鐘或ADPCM數(shù)據(jù)端時鐘可以是異步的,不同的時鐘控制范圍內的數(shù)據(jù)同步或交換是通過一個深度為8的FIFO來實現(xiàn)的;接口模型是以UART最基本的方式來交互數(shù)據(jù)的.在主時鐘為16.7MHz,PCM數(shù)據(jù)端與ADPCM數(shù)據(jù)端時鐘均為2.38MHz時,模擬結果表明從PCM的起始位輸入UART接收器到ADPCM終止位輸出UAR

3、T發(fā)送器的最大延遲為14.3μs,從ADPCM的起始位輸入UART的接收器到PCM終止位輸出UART發(fā)送器的最大延遲為14.7μs,設計時盡可能的使編碼與解碼的時間相差不多,從結果看出基本達到這個要求.在進行邏輯綜合時首先對邏輯綜合的原理作了一定的了解,然后利用TSMC的0.25μm的工藝庫,工作電壓為2.25V,工作溫度最高可達到125攝氏度的最壞情況下,進行邏輯綜合時引入了wireload庫以便有效的模擬連線所引起的延遲及功耗,采用