65nm NOR Flash Memory工藝下的耐高壓電源軌ESD保護(hù)電路的設(shè)計(jì)與實(shí)現(xiàn).pdf_第1頁(yè)
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1、電源軌靜電放電(ESD)鉗位電路常被用來(lái)保護(hù)集成電路的電源軌并為靜電提供合適的放電路徑,以此來(lái)簡(jiǎn)化整個(gè)芯片的設(shè)計(jì)難題。
　　 本篇論文在比較了各種CMOS工藝ESD保護(hù)電路的結(jié)構(gòu)及性能后,采用了PMOS結(jié)構(gòu)完成了Intel65nm NOR Flash Memory工藝中耐高電壓(3V)的電源軌靜電放電(ESD)鉗位電路的設(shè)計(jì)工作,并使用恒定電流傳輸線脈沖(TLP)系統(tǒng)在晶圓片上對(duì)候選電路分別進(jìn)行了電學(xué)壓力測(cè)試。本篇論文還結(jié)合作者

2、自己的工作經(jīng)驗(yàn),對(duì)全芯片中。ESD保護(hù)電路的布局進(jìn)行了討論,提出了使用人體模式(HBM)ESD電路模型來(lái)進(jìn)行仿真,從而全面分析全芯片ESD的方法。
　　 在綜合考慮了ESD放電性能、版圖面積與可靠性等因素之后,最后選擇了“帶耦合電容的級(jí)聯(lián)MVT(耐壓2V)PMOS結(jié)構(gòu)”的電源軌ESD鉗位電路作為新產(chǎn)品中的正式電路。該電路在傳輸線脈沖測(cè)試中具有和參考電路相當(dāng)?shù)姆烹娦阅?能夠?qū)崿F(xiàn)在2kV HBM ESD中把電源軌的峰值電壓鉗制在6V

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