VLSI高性能子陣列的重構(gòu)及優(yōu)化算法.pdf

1、二維網(wǎng)狀(mesh)的處理器陣列具有規(guī)整的結(jié)構(gòu)，能夠?qū)D形圖像數(shù)據(jù)進(jìn)行高效處理。近年來(lái)，超大規(guī)模集成電路(VLSI)和晶片規(guī)模集成電路(WSI)的集成技術(shù)和工藝發(fā)展的越來(lái)越成熟，VLSI和WSI陣列集成密度不斷提高，單一芯片上集成的處理單元數(shù)量呈指數(shù)倍增長(zhǎng)，芯片生產(chǎn)使用過(guò)程中內(nèi)部處理單元出現(xiàn)故障的概率將會(huì)大大增加。這些故障單元將會(huì)影響整個(gè)系統(tǒng)的可靠性，因此有必要使用有效的容錯(cuò)技術(shù)對(duì)含有故障處理器的VLSI陣列進(jìn)行重構(gòu)，從而充分發(fā)揮剩余的

2、處理器的功效，以提高芯片的可靠性。
　　 可重構(gòu)多處理器陣列上的容錯(cuò)技術(shù)是用來(lái)重構(gòu)含有故障單元的處理器陣列，以便獲得最大可用的目標(biāo)陣列?，F(xiàn)有的研究成果主要側(cè)重于重構(gòu)算法的構(gòu)造，還沒(méi)有涉及對(duì)重構(gòu)后目標(biāo)陣列的同步通訊性能的研究。本文提出了兩種改善目標(biāo)陣列同步通訊性能的電路優(yōu)化算法，用來(lái)降低目標(biāo)陣列行與行之間通訊的延時(shí)，使得相鄰兩行處理器的通訊盡可能達(dá)到同步。實(shí)驗(yàn)結(jié)果表明，本文提出的算法對(duì)不同大小、不同故障率的陣列的同步通訊性能都有相

3、應(yīng)的改善。
　　 現(xiàn)有算法對(duì)物理陣列進(jìn)行重構(gòu)，能夠得到一個(gè)最大的目標(biāo)陣列，但是有些情況并不要求得到最大規(guī)模的目標(biāo)陣列，而是在不超過(guò)最大陣列的情況下，需要一個(gè)特定規(guī)模的目標(biāo)陣列。本文(第四章)提出的特定階數(shù)目標(biāo)陣列同步性能優(yōu)化算法，能夠在兼顧階數(shù)的同時(shí)提高目標(biāo)陣列的同步性能，可以得到特定階數(shù)的目標(biāo)陣列。本文(第五章)提出新的構(gòu)造特定階目標(biāo)陣列的方法：采用分治策略對(duì)目標(biāo)陣列進(jìn)行“刪除”邏輯列操作，以此來(lái)滿足對(duì)陣列階數(shù)的要求，得到特定