高速并行總線-DDR接口噪聲與時(shí)序分析.pdf

1、隨著集成電路的集成度和系統(tǒng)時(shí)鐘工作速度的不斷提高，高速電路中的互連關(guān)系已經(jīng)不能視為集中參數(shù)，而是已經(jīng)成為具有分布參數(shù)的傳輸線。這使得高速集成電路中出現(xiàn)延時(shí)、反射、衰減、散射、串?dāng)_和噪聲等問題，造成了信號(hào)失真、時(shí)序混亂、數(shù)據(jù)錯(cuò)誤以及系統(tǒng)誤觸發(fā)等嚴(yán)重后果。這對(duì)集成電路系統(tǒng)的互連和封裝提出了嚴(yán)峻的挑戰(zhàn)，高性能的集成電路芯片要求與之相匹配的高密度和高可靠性的互聯(lián)和封裝技術(shù)。
　　 對(duì)于DDR來說，由于其基于并行總線結(jié)構(gòu)，所以更容易受到相

2、鄰信號(hào)的干擾，而且隨著DDR接口工作頻率和傳輸速率的提高，這種信號(hào)間的噪聲和時(shí)序的問題將會(huì)變得更為嚴(yán)重。從DDR1到DDR3，DDR接口電壓的不斷減小導(dǎo)致noise margin進(jìn)一步減小、時(shí)鐘周期也進(jìn)一步縮短。這使得DDR系統(tǒng)設(shè)計(jì)對(duì)信號(hào)質(zhì)量、接口時(shí)序、noise等方面的要求也越來越高，越來越嚴(yán)格。芯片、封裝以及PCB單板的設(shè)計(jì)都面臨巨大的挑戰(zhàn)，甚至逐步成為限制DDR傳輸速率進(jìn)一步提高的瓶頸。
　　 為保證DDR芯片的正常工作，

3、避免出現(xiàn)信號(hào)質(zhì)量問題，本文將DDR的芯片、封裝、單板互連作為一個(gè)整體，通過整體的優(yōu)化提高DDR性能。首先對(duì)DDR芯片的布局布線進(jìn)行設(shè)計(jì)，優(yōu)化DDR的噪聲和時(shí)序；精心選擇封裝類型、疊層以及封裝大小；通過單網(wǎng)絡(luò)仿真確定DDR芯片的拓?fù)浣Y(jié)構(gòu)和匹配，以及PCB單板的走線長(zhǎng)度；利用Cadence、Ansoft等EDA廠商的仿真軟件，對(duì)芯片建立電磁場(chǎng)仿真模型，并通過Hspice搭建芯片端到端的仿真電路，通過多網(wǎng)絡(luò)SSN仿真，分析、確定芯片的噪聲和時(shí)

4、序的原因；結(jié)合仿真結(jié)果，對(duì)芯片布局布線和時(shí)序提出具體要求，對(duì)封裝和PCB單板設(shè)計(jì)的線寬、線間距、以及線的等長(zhǎng)程度進(jìn)行具體約束。
　　 通過論文的研究工作，使得DDR2-400MHz的芯片設(shè)計(jì)得以一次開發(fā)成功，大大縮短研發(fā)周期、降低開發(fā)成本，同時(shí)消除了噪聲和時(shí)序等信號(hào)質(zhì)量問題。由于在設(shè)計(jì)初期就對(duì)芯片、封裝、單板進(jìn)行協(xié)同仿真，即保證了整個(gè)系統(tǒng)的一次成功又使系統(tǒng)時(shí)序余量大，為后續(xù)改進(jìn)提供了良好的基礎(chǔ)。在實(shí)測(cè)中加壓可是使DDR2跑到50