高速并行A-D轉(zhuǎn)換設(shè)計.pdf

1、高速并行ADC被廣泛應(yīng)用于通訊系統(tǒng)、數(shù)字視頻、磁盤讀寫等領(lǐng)域，它作為數(shù)字信號和模擬信號之間的接口有著不可替代的作用。隨著目前SoC技術(shù)迅速發(fā)展，嵌入式ADC成為最重要的IP核之一。在通訊或圖象處理系統(tǒng)中需要的極高速、中低精度的嵌入式ADC由于存在數(shù)字CMOS工藝兼容性、功耗和面積限制、噪聲問題等設(shè)計難題而成為目前研究熱點。本研究針對上述研究領(lǐng)域和研究難點在T/H電路、低功耗高速比較器、編碼器等設(shè)計中取得研究成果，在高速并行ADC系統(tǒng)設(shè)計

2、方面提出功耗、速度與精度之間的折衷分配方案，并對電流模電路在ADC中的應(yīng)用進行探索和總結(jié)。論文的研究成果包括： 1.提出差分輸入的主從式采樣保持電路及內(nèi)部誤差補償放大器，并和電流模折疊插值器相結(jié)合，設(shè)計出滿足精度要求的高速采樣保持電路。 2.量化分析再生型電流比較器工作原理和噪聲干擾原因，并在此基礎(chǔ)上給出低功耗再生型電流比較器和抗噪聲輸出鎖存器設(shè)計。 3.針對折疊插值A(chǔ)DC，從速度、功耗、精度角度分析給出ADC折

3、疊率、插值率、折疊器與比較器數(shù)目之間的優(yōu)化分配關(guān)系。 4.研究并行ADC的動態(tài)編碼電路，并通過編碼壓縮轉(zhuǎn)換技術(shù)將這種動態(tài)編碼電路應(yīng)用范圍擴展到6-1Obit精度的Flash ADC和折疊插值A(chǔ)DC。 5.主要電路及6位的折疊插值Fine ADC綜合電路都采用0.6μmBiCMOS工藝的BSIM3v3.2參數(shù)模型在HSPICE中進行了模擬，并用Tanner軟件采用0.6μm BiCMOS設(shè)計規(guī)則畫了版圖，并通過DRC驗證。