面向特定應(yīng)用的多核處理器體系結(jié)構(gòu)關(guān)鍵技術(shù)研究.pdf

1、隨著多媒體業(yè)務(wù)和無線通信技術(shù)的快速發(fā)展，人們對多媒體應(yīng)用以及高速、可靠且無縫銜接的無線通信應(yīng)用的需求不斷膨脹，因此對面向多媒體廣播和無線通信技術(shù)的特定應(yīng)用多核處理器需求變得尤為重要。多核處理器的興起與發(fā)展，很大程度上是由于集成電路制造工藝技術(shù)的不斷進(jìn)步以及體系結(jié)構(gòu)設(shè)計的日益成熟。多媒體廣播和無線通信技術(shù)的信息處理，其核心是處理器。本課題針對面向未來多媒體廣播和無線通信算法的實(shí)際需求，研究新型的處理器體系結(jié)構(gòu)技術(shù)，將處理器體系結(jié)構(gòu)的特點(diǎn)與

2、特定應(yīng)用領(lǐng)域需求相結(jié)合，為未來的發(fā)展探索新的解決思路。
　　本研究主要內(nèi)容包括：⑴該多核處理器結(jié)構(gòu)在單芯片上基于2D-Mesh拓?fù)浣Y(jié)構(gòu)集成了15個處理器單元和一個共享存儲器節(jié)點(diǎn)單元。并且實(shí)現(xiàn)了基于共享存儲的核間通信方式。⑵以MIPS指令為參考，設(shè)計并實(shí)現(xiàn)了一款兼容MIPS指令集的單核處理器，該處理器在Kintex-7系列的XC7K70T-2fbg676硬件平臺上基于ISE14.6得出其最大工作頻率為91.533MHz，最小周期為1

3、0.925ns。為了實(shí)現(xiàn)其低開銷低延遲性，先對處理器各單元進(jìn)行了綜合實(shí)現(xiàn)，最后對運(yùn)算部件進(jìn)行了實(shí)現(xiàn)與優(yōu)化。⑶基于提前路由和推測技術(shù)提出一款僅需兩周期流水結(jié)構(gòu)的低開銷低延遲蟲孔虛通道路由器。在該路由器中加入了輸入端口請求屏蔽模塊并對兩種情況進(jìn)行了屏蔽。為了防止數(shù)據(jù)分組的丟失以及提高緩存（buffer）資源的利用率，提出了一種基于信用的流控（CBFC）機(jī)制。基于ISE14.6綜合后得出其最大工作頻率為297.983MHz，最小周期為3.35

4、6ns。為了驗(yàn)證路由器的低開銷低延遲性，設(shè)計并實(shí)現(xiàn)了其他幾種常用的路由器結(jié)構(gòu)，通過對比得出該款路由器在延遲和資源開銷方面的優(yōu)勢。最后通過Splash-2應(yīng)用程序模擬真實(shí)應(yīng)用得到其平均延遲。⑷為了兼容處理單元和低開銷低延遲路由器，實(shí)現(xiàn)了一款基于Wishbone總線的低開銷低延遲網(wǎng)絡(luò)接口，為了提升其低開銷低延遲性能，對可重構(gòu)單元異步FIFO進(jìn)行了設(shè)計與優(yōu)化。并在180nm工藝下使用DC綜合工具得出可重構(gòu)FIFO結(jié)構(gòu)的面積和功耗開銷。通過 I