高速鏈路模擬前端若干關(guān)鍵問題的研究.pdf

1、近年來,隨著半導(dǎo)體集成電路制造工藝和設(shè)計(jì)水平的不斷提高,集成電路芯片內(nèi)部數(shù)字電路的運(yùn)行速度越來越快。然而,用于實(shí)現(xiàn)芯片間通信的高速鏈路,尤其是其中模擬前端的設(shè)計(jì),則由于傳輸線等諸多非理想因素的限制,難以遵循工藝尺寸等比例縮小規(guī)律,從而成為制約現(xiàn)代信息系統(tǒng)速度和功耗的瓶頸之一。因此,如何應(yīng)對當(dāng)前高速鏈路模擬前端在可靠性、低功耗和低成本設(shè)計(jì)等方面所面臨的巨大挑戰(zhàn)和壓力,已經(jīng)成為當(dāng)前學(xué)術(shù)界和工業(yè)界的研究熱點(diǎn)和難點(diǎn)。
　　本文的研究目標(biāo)是

2、從電路以及系統(tǒng)兩個層面入手,探索新的電路結(jié)構(gòu)、系統(tǒng)架構(gòu)和設(shè)計(jì)方法,為高速鏈路模擬前端設(shè)計(jì)提供新的思路和解決方案。本文首先對高速鏈路各組成部分進(jìn)行系統(tǒng)的分析和闡述。通過介紹信道模型和信道損耗機(jī)制,以及概述高速鏈路系統(tǒng)中發(fā)送器和接收器的設(shè)計(jì),引出高速鏈路模擬前端設(shè)計(jì)中影響鏈路信號完整性、成本以及功耗等關(guān)鍵問題的若干因素,以此為全文提供理論基礎(chǔ)并展開如下針對性研究:
　　第一,隨著接口數(shù)據(jù)傳輸率的不斷提高以及接口上并行端口數(shù)目的日益增加

3、,發(fā)送器驅(qū)動電路引入的同步開關(guān)噪聲已經(jīng)成為影響高速鏈路信號完整性的關(guān)鍵因素。此外,由于實(shí)際應(yīng)用中驅(qū)動負(fù)載的不確定性,不具備負(fù)載自適應(yīng)能力的發(fā)送器驅(qū)動電路往往提供了過大或過小的驅(qū)動能力,成為影響高速鏈路信號完整性的另一個重要因素。因此,本文提出了一種低噪聲且具有負(fù)載自適應(yīng)能力的發(fā)送器驅(qū)動電路結(jié)構(gòu)。該發(fā)送器驅(qū)動電路通過一種新穎的方式將兩級驅(qū)動電路組合起來,既保證了驅(qū)動電路的速度,又減小了同步開關(guān)噪聲和振鈴。同時,電路引入了一種簡單而有效的負(fù)

4、載自適應(yīng)機(jī)制。基于90nmCMOS工藝對所提出的發(fā)送器驅(qū)動電路進(jìn)行的設(shè)計(jì)和仿真結(jié)果表明,與目前工業(yè)界廣泛使用的CSR驅(qū)動電路相比,所提出的發(fā)送器驅(qū)動電路在同步開關(guān)噪聲和輸出振鈴方面改善的百分比分別是6.5％～17.6%和3.8%～10.9%;與另一種目前被學(xué)術(shù)界高度認(rèn)可的AC/DC驅(qū)動電路相比,本文所提出的驅(qū)動電路在同步開關(guān)噪聲和輸出振鈴方面分別改善了4.1%～53.5%和3.8%～10.9%。
　　第二,成本是高速鏈路模擬前端設(shè)

5、計(jì)中需要考慮的另一關(guān)鍵問題。而導(dǎo)致當(dāng)前高速鏈路成本增加的一個重要因素是工業(yè)界所制訂的種類繁多、互不兼容的高速鏈路接口標(biāo)準(zhǔn)。因?yàn)橹圃焐虃儽仨殐溥m用于不同標(biāo)準(zhǔn)的驅(qū)動電路芯片,以適應(yīng)不同系統(tǒng)的要求。因此,業(yè)界急需可以兼容不同鏈路標(biāo)準(zhǔn)的接口芯片以降低系統(tǒng)集成成本。所以,本文以FPD接口鏈路為應(yīng)用背景,提出并設(shè)計(jì)了一種兼容多種FPD接口標(biāo)準(zhǔn)的可配置式發(fā)送器驅(qū)動電路。所提出的發(fā)送器驅(qū)動電路通過引入標(biāo)準(zhǔn)選擇電路、輸出差模電壓校準(zhǔn)回路以及共模反饋電路

6、,實(shí)現(xiàn)了一種新穎的可配置式發(fā)送器驅(qū)動電路?；?0nmCMOS工藝的電路設(shè)計(jì)和仿真結(jié)果表明,所提出的可配置式發(fā)送器驅(qū)動電路可以成功兼容mini-LVDS、RSDS和PPDS三種接口標(biāo)準(zhǔn),且電路的工作性能良好。
　　第三,隨著高速鏈路數(shù)據(jù)傳輸率的不斷提高,可靠性和低功耗已經(jīng)成為高速鏈路模擬前端設(shè)計(jì)所面臨的嚴(yán)峻挑戰(zhàn),而基于傳統(tǒng)設(shè)計(jì)方法的高速鏈路解決方案日顯捉襟見肘。因此,本文首先提出一種新的設(shè)計(jì)方法——系統(tǒng)輔助混合信號設(shè)計(jì)。區(qū)別于傳統(tǒng)

7、設(shè)計(jì)方法對模擬前端采用保真度標(biāo)準(zhǔn)的做法,所提出的新的設(shè)計(jì)方法采用系統(tǒng)級的檢測標(biāo)準(zhǔn):把高速鏈路中的模擬前端當(dāng)作整個系統(tǒng)的一部分,并根據(jù)高速鏈路的最終目標(biāo),即可靠的信號傳輸,來決定模擬前端電路的設(shè)計(jì)指標(biāo)。新的設(shè)計(jì)方法使模擬前端設(shè)計(jì)指標(biāo)的要求大為降低,從而在保證系統(tǒng)性能的同時能顯著地減小系統(tǒng)功耗。其次,本文將所提出的新的設(shè)計(jì)方法應(yīng)用于基于ADC的高速鏈路接收器的設(shè)計(jì)中,提出了一種新的ADC結(jié)構(gòu)——BER最優(yōu)ADC。然后,基于所建立的高速鏈路模

8、擬前端的電路模型,定量分析和對比了基于BER最優(yōu)ADC的高速鏈路和基于傳統(tǒng)ADC的高速鏈路的性能。仿真結(jié)果表明,在兩者的誤碼率性能相同的情況下,所提出的新的鏈路結(jié)構(gòu)相對于傳統(tǒng)結(jié)構(gòu)可以減小50%的ADC功耗,75%的可變增益放大器功耗以及50%的發(fā)送器驅(qū)動電路功耗。此外,BER最優(yōu)ADC可以降低采樣電路的帶寬要求,并提高量化電路對亞穩(wěn)態(tài)錯誤的容忍度。最后,為了從芯片級驗(yàn)證系統(tǒng)輔助混合信號設(shè)計(jì)方法以及BER最優(yōu)ADC的優(yōu)勢,本文基于90nm